制作半導體器件的方法技術

本發明專利技術公開了一種制作半導體器件的方法，包括：a）提供半導體襯底，所述半導體襯底上形成有偽柵極；b）在所述半導體襯底和所述偽柵極上涂覆液態的犧牲層，且所述犧牲層烘烤后為固態；c）執行烘烤工藝，以形成固態的犧牲層；d）去除所述偽柵極上方的所述固態的犧牲層；e）以所述固態的犧牲層為掩膜去除所述偽柵極，以形成填充開口；f）在所述填充開口內形成金屬柵極；g）去除所述固態的犧牲層；h）在所述半導體襯底和所述金屬柵極上形成層間介電層。本發明專利技術的方法可以在半導體襯底上形成均勻的層間介電層，即使半導體襯底上同時存在密集區和非密集區，進而避免后續形成接觸孔工藝過程中的兩步氮化硅刻蝕工藝，造成的穿通現象。

【技術實現步驟摘要】

本專利技術涉及半導體制造工藝，尤其涉及一種。
技術介紹
隨著柵極尺寸縮短至幾十納米，柵氧化物層的厚度降至3nm以下，引發了柵極電阻過大、柵泄漏增大以及多晶硅柵出現空乏現象等問題。因此，人們又將目光重新投向金屬柵極技術，金屬柵極技術采用具有較低電阻的金屬作為柵極，并且采用具有較大介電常數的材料作為柵介電層。金屬柵極技術包括先形成柵(Gate-first)工藝和后形成柵(Gate-last)工藝。Gate-first工藝是指在對硅片進行漏/源區離子注入以及隨后的高溫退火步驟之前形成金屬柵極，Gate-1ast工藝則與之相反。由于Gate-first工藝中金屬柵極需經受高溫工序，因此該工藝可能會引起熱穩定性、閾值電壓漂移和柵堆疊層再生長等問題，這對于PMOS來說是非常嚴重的問題。圖1A-1H為采用現有技術的Gate-1ast工藝形成半導體器件過程中各步驟的剖視圖。如圖1A所示，提供半導體襯底100。半導體襯底100包括密集區M和非密集區N，其中密集區M內形成有偽柵極101和淺溝槽隔離102，非密集區N內幾乎未形成有器件結構。在半導體襯底100上形成有氮化硅應力層103，在氮化硅應力層103上形成有層間介電層104。如圖1B所示，進行化學機械研磨(CMP)工藝，直至露出偽柵極101的上表面。如圖1C所示，在圖1B的器件上形成掩膜層105和具有圖案的光刻膠層106。如圖1D所示，以光刻膠層106為掩膜對掩膜層105進行刻蝕以去除偽柵極101上方的掩膜層105，同時去除光刻膠層106。如圖1E所示，以掩膜層105為掩膜去除偽柵極101，以形成容納金屬柵極的填充開口 110，同時去除掩膜層105。如圖1F所示，在層間介電層104上以及填充開口內形成柵極介電層(圖中未示出)和金屬層107。如圖1G所示，進行CMP工藝去除填充開口外部的金屬層107，以在填充開口內形成金屬柵極108。如圖1H所示，在圖1G的器件上形成氮化物層 109。然而，由于密集區M內有較多的器件結構(例如，偽柵極101)支撐，因此即使在CMP工藝中對密集區M和非密集區N盡量提供相同的壓力，仍然會導致非密集區N的研磨速率較大。其后果是，經兩步CMP工藝(B卩，圖1B所示的CMP工藝和圖1G所示的CMP工藝)后，非密集區N內的層間介電層104已經幾乎完全被消耗。而后續形成接觸孔的工藝過程中包括兩步氮化硅刻蝕工藝，即，首先蝕刻氮化物層109，由于具有較高的選擇比停止在層間介電層104上；然后刻蝕氮化硅應力層103。然而，由于非密集區N內的氮化物層109和氮化硅應力層103之間的層間介電層104已經幾乎完全被消耗，因此第一步氮化硅刻蝕工藝就直接將非密集區N內的兩層氮化硅層(104和109)都刻蝕開，而停止在半導體襯底100內的源/漏極上，而造成穿通(Punch Through)現象。因此，目前急需一種，以解決上述問題。
技術實現思路
在
技術實現思路
部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本專利技術的
技術實現思路
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。為了解決現有技術中存在的問題，本專利技術提出了一種，包括:a)提供半導體襯底，所述半導體襯底上形成有偽柵極；b)在所述半導體襯底和所述偽柵極上涂覆液態的犧牲層，且所述犧牲層烘烤后為固態；c)執行烘烤工藝，以形成固態的犧牲層；d)去除所述偽柵極上方的所述固態的犧牲層；e)以所述固態的犧牲層為掩膜去除所述偽柵極，以形成填充開口 ；f)在所述填充開口內形成金屬柵極；g)去除所述固態的犧牲層；h)在所述半導體襯底和所述金屬柵極上形成層間介電層。優選地，所述犧牲層為含硅的底部抗反射層或超深氧化物層。優選地，所述犧牲層為含硅的底部抗反射層，且所述烘烤工藝的烘烤溫度為150-300oC。優選地，所述d)步驟包括:在所述固態的犧牲層上依次形成保護層和具有開口圖案的光刻膠層，所述開口圖案與所述偽柵極相對應；以所述光刻膠層為掩膜對所述保護層進行刻蝕；以所述保護層和所述光刻膠層為掩膜去除所述偽柵極上方的所述固態的犧牲層，并去除所述光刻膠層和保護層。優選地，所述保護層為氮化物層或低溫氧化物層。優選地，所述保護層的厚度為10_30nm。優選地，所述a)步驟中，在所述半導體襯底和所述偽柵極上還形成有應力層。優選地，所述d)步驟中，還包括去除所述偽柵極上方的所述應力層。優選地，所述g)步驟中，去除所述固態的犧牲層的方法為濕法刻蝕。優選地，在所述填充開口內形成金屬柵極之前還包括形成柵極介電層的步驟。綜上所示，本專利技術的方法可以在半導體襯底上形成均勻的層間介電層，即使半導體襯底上同時存在密集區和非密集區，進而避免后續形成接觸孔工藝過程中的兩步氮化硅刻蝕工藝，造成的穿通現象。附圖說明本專利技術的下列附圖在此作為本專利技術的一部分用于理解本專利技術。附圖中示出了本專利技術的實施例及其描述，用來解釋本專利技術的原理。在附圖中， 圖1A-1H為采用現有技術的Gate-1ast工藝形成半導體器件過程中各步驟的剖視圖； 圖2為根據本專利技術一個實施方式制作半導體器件工藝流程 圖3A-3L為根據本專利技術一個實施方式制作半導體器件工藝流程中各步驟所獲得的器件的剖視圖。具體實施例方式接下來，將結合附圖更加完整地描述本專利技術，附圖中示出了本專利技術的實施例。但是，本專利技術能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本專利技術的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。圖2示出了根據本專利技術一個實施方式制作半導體器件工藝流程圖，圖3A-3L示出了根據本專利技術一個實施方式制作半導體器件工藝流程中各步驟所獲得的器件的剖視圖。應當注意的是，半導體器件中的部分器件結構可以由CMOS制作流程來制造，因此在本專利技術的方法之前、之中或之后可以提供額外的工藝，且其中某些工藝在此僅作簡單的描述。下面將結合圖2和圖3A-3L來詳細說明本專利技術的制作方法。執行步驟201，提供半導體襯底，該半導體襯底上形成有偽柵極。如圖3A所示，半導體襯底300可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。在半導體襯底300上形成有偽柵極301，其中，偽柵極301的材料可以為本領域中常用的形成偽柵極的材料，例如多晶硅。為了便于描述本專利技術的方法相對于現有技術的方法所做出的改進，我們提供的半導體襯底300包括了密集區M和非密集區N。密集區M內形成有偽柵極301和用于隔離有源區的淺溝槽隔離(STI) 302等，淺溝槽隔離302可以由氧化硅、氮化硅、本文檔來自技高網...

【技術保護點】
一種制作半導體器件的方法，包括：a）提供半導體襯底，所述半導體襯底上形成有偽柵極；b）在所述半導體襯底和所述偽柵極上涂覆液態的犧牲層，且所述犧牲層烘烤后為固態；c）執行烘烤工藝，以形成固態的犧牲層；d）去除所述偽柵極上方的所述固態的犧牲層；e）以所述固態的犧牲層為掩膜去除所述偽柵極，以形成填充開口；f）在所述填充開口內形成金屬柵極；g）去除所述固態的犧牲層；h）在所述半導體襯底和所述金屬柵極上形成層間介電層。

【技術特征摘要】
1.一種制作半導體器件的方法，包括: a)提供半導體襯底，所述半導體襯底上形成有偽柵極； b)在所述半導體襯底和所述偽柵極上涂覆液態的犧牲層，且所述犧牲層烘烤后為固態； c)執行烘烤工藝，以形成固態的犧牲層； d)去除所述偽柵極上方的所述固態的犧牲層； e)以所述固態的犧牲層為掩膜去除所述偽柵極，以形成填充開口； f )在所述填充開口內形成金屬柵極； g)去除所述固態的犧牲層； h)在所述半導體襯底和所述金屬柵極上形成層間介電層。2.按權利要求1所述的方法，其特征在于，所述犧牲層為含硅的底部抗反射層或超深氧化物層。3.按權利要求1所述的方法，其特征在于，所述犧牲層為含硅的底部抗反射層，且所述烘烤工藝的烘烤溫度為150-300°C。4.按權利要求1所述的方法，其特征在于，所述d)步驟包括: 在所述固態的犧牲層上依次形成保護...

【專利技術屬性】
技術研發人員：王新鵬，張海洋，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：