一種用于制造半導體器件的方法技術

提供一種用于制造半導體器件的方法。該方法包括提供具有水平表面（15）的半導體本體（40）。在水平表面（15）上形成外延硬掩膜。通過相對于外延硬掩膜在水平表面（15）上選擇性外延形成外延區域（2a，3），使得外延區域（2a，3）適應于外延硬掩膜。在半導體本體（40）中形成垂直溝槽（18，19）。在垂直溝槽（18，19）的下部形成絕緣場板（12）且在絕緣場板（12）上方形成絕緣柵電極（11）。而且，提供一種用于形成場效應半導體器件的方法。

【技術實現步驟摘要】

本說明書涉及用于制造半導體器件、尤其是具有減小的米勒電容的溝槽柵極場效應半導體器件的方法的實施例。
技術介紹
諸如計算機技術、移動通信技木、轉換電學能量和驅動電馬達或電機器之類的汽車、消費和エ業應用中的現代器件的很多功能依賴于場效應半導體晶體管。為了改善晶體管開關速度和/或減少損耗，除了縮小晶體管尺寸的進ー步進展之夕卜，正在進行的發展是減小寄生器件電容，諸如與場效應晶體管的柵電極和漏極區域之間柵極ー漏極電荷Qgd相關的米勒電容。柵極-漏極電荷Qgd與交疊面積成比例且反比于沿著柵電極的柵極電介質的厚度。已經提出尤其針對具有布置在溝槽中的絕緣柵電極的溝槽柵極場效應晶體管減小Qgd的若干方法。這些方法包括減小溝槽寬度、沿著溝槽底部使用較厚電介質、沿著溝槽平坦底部部分消除部分柵極、使得n溝道場效應晶體管的p型阱區域延伸得比柵極溝槽稍深以及直接在n溝道場效應晶體管的柵極溝槽下面布置附加p型區域。這些技術中的每ー個具有其自己的優點和缺點。ー些需要較復雜的エ藝技術，而另一些在不對其他器件特性造成不利影響的條件下在減小Qgd方面并不如此有效。再者，經常需要最小化與變化的エ序條件相關的Qgd變化，例如用于改善可靠性和/或最小化功率半導體器件的不同柵電極的米勒電容變化。
技術實現思路
根據ー個實施例，提供一種用于形成半導體器件的方法。該方法包括提供具有水平表面的半導體本體。在水平表面上形成外延硬掩膜。通過相對于外延硬掩膜在水平表面上選擇性外延形成外延區域，使得外延區域適應于外延硬掩膜。在半導體本體中形成垂直溝槽。在垂直溝槽的下部形成絕緣場板且在絕緣場板上方形成絕緣柵電極。形成絕緣場板包括形成場氧化物。場氧化物在垂直方向向上延伸到外延區域。根據ー個實施例，提供一種用于形成半導體器件的方法。該方法包括提供具有水平表面的半導體本體。在水平表面上形成外延硬掩膜。通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導體本體上沉積半導體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區域。典型地，在選擇性外延之后，半導體材料被向回拋光到外延硬掩膜。相對于半導體材料選擇性地去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區域的側壁露出。形成溝槽硬掩膜。在垂直剖面中，溝槽硬掩膜包括外延區域的每ー個側壁上的電介質層，例如氮化物層。使用溝槽硬掩膜作為蝕刻掩膜，垂直溝槽被蝕刻到半導體本體中。形成在垂直剖面中布置在該至少兩個空間隔開的外延區域之間的絕緣柵電扱。根據ー個實施例，提供一種用于形成半導體器件的方法。該方法包括提供具有水平表面的半導體本體。通過熱氧化和光刻，在水平表面上形成外延硬掩膜。通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導體本體上沉積半導體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區域。典型地，在選擇性外延之后，半導體材料被向回拋光到外延硬掩膜。相對于半導體材料選擇性地去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區域的側壁露出。形成溝槽硬掩膜。在垂直剖面中，溝槽硬掩膜包括外延區域的每ー個側壁上的電介質層，例如氮化物層。使用溝槽硬掩膜作為蝕刻掩膜，垂直溝槽被蝕刻到半導體本體中。在垂直溝槽的下部形成場板。形成在垂直剖面中布置在該至少兩個空間隔開的外延區域之間的絕緣柵電扱。根據ー個實施例，提供一種用于形成半導體器件的方法。該方法包括提供具有水平表面的半導體本體。在水平表面上形成溝槽硬掩膜且在半導體本體中形成自對準于溝槽硬掩膜的垂直溝槽。在垂直溝槽的下部形成絕緣場板。形成自對準于溝槽硬掩膜的外延硬掩膜。相對于外延硬掩膜選擇性地去除溝槽硬掩膜以部分地露出半導體本體。通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導體本體上沉積半導體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區域。典型地，在選擇性外延之后，半導體材料被向回拋光到外延硬掩膜。外延硬掩膜被去除，使得在垂直剖面中，該至少兩個空間隔開的外延區域的側壁露出。形成在垂直剖面中布置在該至少兩個空間隔開的外延區域之間的絕緣柵電極。根據ー個實施例，提供一種用于形成半導體器件的方法。該方法包括提供具有水平表面和布置在水平表面上的硬掩膜層的半導體本體。在硬掩膜層和半導體本體中形成垂直溝槽。在垂直溝槽的側壁和底壁上形成場氧化物。在垂直溝槽的下部形成場板。在場板上形成絕緣區域。形成至少覆蓋溝槽硬掩膜和場氧化物的上部的襯墊層。在垂直溝槽的上部形成電介質插塞，使得電介質插塞延伸超出水平表面。溝槽硬掩膜被去除以部分地露出半導體本體。在垂直剖面中，通過選擇性外延在露出的半導體本體上形成至少兩個空間隔開的外延區域。典型地，在選擇外延之后，在垂直剖面中，該至少兩個空間隔開的外延區域被向回拋光到電介質插塞。在垂直剖面中，該至少兩個空間隔開的外延區域的側壁露出。露出至少兩個空間隔開的外延區域的側壁包括去除至少位于該至少兩個空間隔開的外延區域之間的電介質插塞。當閱讀下面的詳細描述且當查看附圖時，本領域技術人員將意識到附加特征和優點。附圖說明附圖中的組件沒有必要按比例繪制，而是將重點放在說明本專利技術的原理上。此外，在附圖中,相似的參考標號指相應的部件。在附圖中: 圖1至9以垂直剖面示意性說明根據ー個或更多實施例的制造エ藝； 圖10至23以垂直剖面示意性說明根據ー個或更多實施例的制造エ藝； 圖24至34以垂直剖面示意性說明根據ー個或更多實施例的制造エ藝； 圖35至40以垂直剖面示意性說明根據ー個或更多實施例的制造エ藝。具體實施例方式在下面的詳細描述中，對附圖做出參考，附圖形成本說明書的一部分且通過其中可以實踐本專利技術的說明性特定實施例示出。就這方面而言，參考描述的(多個)附圖的取向使用諸如“頂”、“底”、“前”、“后”、“前列”、“拖尾”等方向術語。因為實施例的組件可以以很多不同取向布置，方向術語用于說明性目的而絕非限制。應當理解，可以使用其他實施例，且可以在不偏離本專利技術的范圍的條件下做出結構或邏輯變化。因此下面的詳細描述并不具有限制意義，且本專利技術的范圍由所附權利要求限定。現在將對本公開的實施方式做參考，一個或多個其示例在附圖中說明。每個示例以解釋的方式提供且并不意味著本專利技術的限制。例如，作為ー個實施例的一部分說明或描述的特征可以用在其他實施例上或與其他實施例的特征結合使用以得出另ー實施例。旨在表明，本專利技術包括這種修改和變化。使用特定語言描述實施例，其不應被解讀為限制了所附權利要求的范圍。附圖沒有按比例繪制且僅用于說明性目的。為清楚起見，如果沒有聲明，在不同附圖中，相同的元件或制造步驟由相同的參考符號表示。當在本說明書中使用吋，術語“水平”旨在描述基本平行于半導體基底或本體的第一或主水平表面的取向。這例如能夠是晶片或管芯的表面。當在本說明書中使用吋，術語“垂直” g在描述基本垂直于第一表面、即平行于半導體基底或本體的第一表面的法向的取向。在本說明書中，n摻雜被稱為第一導電類型而p摻雜被稱為第二導電類型。備選地，半導體器件可以使用相反摻雜關系形成，使得第一導電類型能夠是P摻雜且第二導電類型能夠是n摻雜。再者，一些圖通過在摻雜類型附近指示“-”或“ + ”說明相對摻雜濃度。例如，“ n_”表示比“n”摻雜區域的摻雜濃度小的摻雜濃度，而“n+”摻雜區域具有比本文檔來自技高網...

【技術保護點】
一種用于形成半導體器件的方法,包括：提供具有水平表面（15）的半導體本體（40）；在水平表面（15）上形成外延硬掩膜；通過相對于外延硬掩膜在水平表面（15）上選擇性外延形成外延區域（2a，3），使得外延區域（2a，3）適應于外延硬掩膜；形成從水平表面（15）到半導體本體（40）中的垂直溝槽（18，19）；在垂直溝槽（18，19）的下部形成絕緣場板（12），包括形成場氧化物；以及在絕緣場板（12）上方形成絕緣柵電極（11），使得場氧化物在垂直方向向上延伸到外延區域（2a，3）。

【技術特征摘要】
2011.01.13 US 13/005,6941.一種用于形成半導體器件的方法，包括: 提供具有水平表面(15)的半導體本體(40)； 在水平表面(15)上形成外延硬掩膜； 通過相對于外延硬掩膜在水平表面(15)上選擇性外延形成外延區域(2a，3)，使得外延區域(2a，3)適應于外延硬掩膜； 形成從水平表面(15)到半導體本體(40)中的垂直溝槽(18，19)； 在垂直溝槽(18，19)的下部形成絕緣場板(12)，包括形成場氧化物；以及在絕緣場板(12)上方形成絕緣柵電極(11)，使得場氧化物在垂直方向向上延伸到外延區域(2a, 3)。2.根據權利要求1所述的方法，還包括通過外延硬掩膜上的化學機械拋光エ藝停止對外延區域(2a，3)進行拋光。3.根據權利要求1或2所述的方法，其中外延硬掩膜具有約300nm至約600nm的垂直延伸。4.根據權利要求1或2所述的方法，其中半導體本體(40)包括延伸到水平表面(15)的第一導電類型的上部，且其中形成外延區域包括在半導體本體(40)上形成第一導電類型的外延區域(2a，3)且在第一導電類型的外延區域(2a，3)上形成第二導電類型的外延區域(2a,3)。5.根據權利要求1或2所述的方法，還包括形成自對準于外延區域(2a，3)的溝槽硬掩膜,且其中形成垂直溝槽 (18，19)包括通過溝槽硬掩膜蝕刻到半導體本體(40)中。6.根據權利要求5所述的方法，還包括在形成溝槽硬掩膜之前相對于外延區域(2a，3)選擇性地去除外延硬掩膜。7.根據權利要求1或2所述的方法，還包括: 在形成外延硬掩膜之前形成溝槽硬掩膜，其中外延硬掩膜自對準于溝槽硬掩膜形成；以及 在形成外延區域之前相對于外延硬掩膜選擇性地去除溝槽硬掩膜。8.根據權利要求1或2所述的方法，其中外延硬掩膜包括熱氧化物層、TEOS層、非摻雜硅酸鹽玻璃層、高密度等離子體氧化物層以及摻雜氧化物層其中至少之一。9.一種用于形成半導體器件的方法，包括: 提供具有水平表面(15)的半導體本體(40)； 在水平表面(15)上形成外延硬掩膜； 通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導體本體(40)上沉積半導體材料，使得在垂直剖面中，形成至少兩個空間隔開的外延區域； 相對于半導體材料選擇性地去除外延硬掩膜，使得在垂直剖面中，該至少兩個空間隔開的外延區域的側壁露出； 形成溝槽硬掩膜包括形成電介質層，使得在垂直剖面中，該至少兩個空間隔開的外延區域的每ー個側壁被電介質層覆蓋； 使用溝槽硬掩膜作為蝕刻掩膜，蝕刻垂直溝槽(18，19)到半導體本體(40)中；以及形成絕緣柵電極(11)，該絕緣柵電極(11)在垂直剖面中布置在該至少兩個空間隔開的外延區域之間。10.根據權利要求9所述的方法，還包括將半導體材料向回拋光到外延硬掩膜。11.根據權利要求9或10所述的方法，其中形成外延硬掩膜包括以下方式至少之ー: 形成熱氧化物層；以及 沉積氮化物層且沉積TEOS層。12.根據權利要求9或10所述的方法，還包括在垂直溝槽(18、19)的下部形成絕緣場板(12)。13.根據權利要求9或10所述的方法，其中半導體器件包括有源區域和外圍區域，該方法還包括: 在有源區域中形成多個垂直溝槽(18，19)且在外圍區域中形成至少ー個垂直溝槽(17);以及 僅在有源區域中形成絕緣柵電極(11)。14.一種用于形成半導體器件的方法，包括: 提供具有水平表面(15)的半導體本體(40)； 通過熱氧化和光刻，在水平表面(15)上形成外延硬掩膜； 通過選擇性外延相對于外延硬掩膜選擇性的外延沉積，在半導體本體(40)上沉積半導體材料，使得在垂直剖 面中，形成至少兩個空間隔開的外延區域； 相對...

【專利技術屬性】
技術研發人員：M佩爾茲爾，
申請(專利權)人：英飛凌科技奧地利有限公司，
類型：發明
國別省市：