半導體存儲器件制造技術

本發明專利技術涉及半導體存儲器件。在構成SRAM的第一存取晶體管和第一位線之間設置具有電阻變化層的第一ReRAM，并且在第二存取晶體管和第二位線之間設置具有電阻變化層的第二ReRAM。當SRAM的正常操作時間段結束時在第一存儲節點處保持低電勢（L=0V）并且在第二存儲節點處保持高電勢（H=1.5V）時，第一ReRAM單元被設置成導通狀態（ON）并且第二ReRAM單元被設置成截止狀態（OFF）；因此，SRAM保留的數據被寫入ReRAM單元。當SRAM再次返回正常操作時，寫入回與存儲節點對應的數據并且ReRAM單元都被設置成導通狀態（重新設置）。

【技術實現步驟摘要】

本專利技術涉及半導體存儲器件，更具體地，涉及當應用到包括SRAM的半導體存儲器件時有效的技術。
技術介紹
SRAM (靜態隨機存取存儲器)是一種半導體器件，其通過使用觸發器存儲數據。例如，在SRAM中，數據(“I”或“O”)被存儲在由四個晶體管構成的、兩個交叉耦合的CMOS反相器中。因為為了讀取和寫入存取，額外需要兩個晶體管，所以由六個晶體管構成典型SRAM的存儲單元。例如，以下引用的專利文獻I (PCT國際公開N0.2006-527897的公開日語譯文)公開了 一種非易失性靜態存儲單元，其中，非易失性單元(14、16)交叉耦合到靜態存儲單元的內部節點(A、B)。兩個非易失性單元中的一個非易失性單元(14)具有與B耦合的控制柵極和與A耦合的源極，并且另一個非易失性單元(16)具有與A耦合的控制柵極和與B耦合的源極。以下引用的專利文獻2(公開的日本未經審查的專利申請N0.平7(1995)-226088)公開了一種半導體存儲器件，其可以實現非易失性特性同時維持靜態存儲器(SRAM)的高速。這種半導體存儲器件具有SRAM存儲單元I和非易失性存儲單元3。SRAM存儲單元I是通過將第一選擇晶體管T7和第二選擇晶體管T8耦合到兩個晶體管Tl和T2來構成的，這兩個晶體管Tl和T2各自的源極接地并且各自的漏極耦合到彼此的柵極。非易失性存儲單元3由非易失性晶體管T3和T4構成，非易失性晶體管T3和T4設置有兩個柵極:懸浮柵極和控制柵極，以及與電源線耦合的漏極，從而存儲SRAM存儲單元I的狀態。專利文獻3 (PCT國際公開N0.2003-511809的公開日語譯文)公開了一種非易失性MOSRAM單元，其由第一和第二反相器以及電容器(Gl、G2)構成，電容器(G1、G2)每個都串聯耦合到第一和第二反相器中的每一個的控制電極。以下引用的專利文獻4 (公開的日本未經審查的專利申請N0.2007-157183)公開了一種非易失性存儲器，其由觸發器構成，該觸發器包括以靜態鎖存模式耦合的一對負載晶體管和存儲器靜態的串聯電路。這個非易失性存儲器設置有漏電流截止元件(T16、T26)，漏電流截止元件(Τ16、Τ26)耦合在寫入和擦除時漏電流經由負載晶體管流入觸發器電源側所經過的電流路徑。以下引用的專利文獻5 (公開的日本未經審查的專利申請N0.平6(1994)-76582)公開了一種非易失性存儲器，其通過改變用作存儲單元的一對觸發器的場效應晶體管(RMmn (o+)、RMmn (ο-))的閾值電壓來存儲信息。以下引用的專利文獻6(公開的日本未經審查的專利申請N0.平7(1995)-183401)公開了一種非易失性存儲器，其包括作為負載元件的四個N溝道MOS晶體管和兩個P溝道TFT。TFT具有層疊結構，該層疊結構由下層的第一 TFT柵電極9、TFT柵極絕緣膜10、形成TFT的溝道的主體層(半導體層)13、具有鐵電性的第二柵極絕緣膜22和第二 TFT柵電極23組成。以下引用的專利文獻7 (公開的日本未經審查的專利申請N0.2004-207282)公開了一種非易失性SRAM單元，其包括一對的兩個交叉耦合的CMOS反相器Cl和c2和鐵電電容器fcl和fc2。鐵電電容器fcl和fc2分別由下電極BELl和BLE2、鐵電膜FERl和FER2和上電極TELl和TEL2形成，下電極BELl和BLE2分別耦合到包括在兩個CMOS反相器中的對應的反相器中的漏極擴散區。以下引用的非專利文獻I公開了一種非易失性單元，其具有耦合在SRAM的兩個存儲節點和控制線(ctrI)之間的NVM器件(XRl、XR2 )。以下引用的非專利文獻2公開了一種非易失性SRAM，其用兩個SONOS晶體管作為存儲器件。SONOS晶體管分別耦合在SRAM的兩個存儲節點和VCCT線之間。(專利文獻I)PCT國際公開N0.2006-527897的公開日語譯文(專利文獻2)公開的日本未經審查的專利申請N0.平7(1995)-226088)(專利文獻3)PCT國際公開N0.2003-511809的公開日語譯文(專利文獻4)公開的日本未經審查的專利申請N0.2007-157183(專利文獻5)公開的日本未經審查的專利申請N0.平6(1994)-76582(專利文獻6)公開的日本未經審查的專利申請N0.平7(1995)-183401(專利文獻7)公開的日本未經審查的專利申請N0.2004-207282(非專利文獻l)Wei Wang 等人的 “Nonvolatile SRAM Cell (非易失性 SRAM 單元)”，l-4244-0439-8/06/$20.00(c)2006IEEE(非專利文獻2) Michael Fliesler 等人的 “A 15ns 4Mb NVSRAMin 0.13u SONOSTechnology (0.13u S0N0S 技術中的 15ns 4MbNVSRAM)，，，987-1-4244-1547_2/08/$25.00 (c)2008IEEE PP.83-8
技術實現思路
因為上述的SRAM是易失性的，所以當切斷提供的電源時，SRAM中存儲的內容將丟失。在SRAM的正常操作狀態下，總是向構成SRAM的CMOS反相器施加電源電勢，因此，電流消耗大。因此，需要實現一種存儲器件，即使當切斷為SRAM存儲單元提供的電源時，該存儲器件也可以保持所存儲的數據。根據本說明書的描述和附圖，本專利技術的以上和其它主題和新特征將變得清楚。根據本申請中公開的本專利技術的典型實施例的半導體存儲器件包括(al)第一晶體管，其耦合在電源節點和第一節點之間，和(a2)第二晶體管，其耦合在第一節點和低電勢節點之間；(a3)第三晶體管，其耦合在電源節點和第二節點之間，和(a4)第四晶體管，其耦合在第二節點和低電勢節點之間；和(&5)第五晶體管，其一端耦合到第一節點，和(a6)第六晶體管，其一端耦合到第二節點。半導體存儲器件還包括(bl)第一電阻變化層，其耦合在第五晶體管的另一端和第一位線之間，和(b2)第二電阻變化層，其耦合在第六晶體管的另一端和第二位線之間。根據本申請中公開的本專利技術的典型實施例的半導體存儲器件包括(al)第一晶體管，其耦合在電源節點和第一節點之間，和(a2)第二晶體管，其耦合在第一節點和低電勢節點之間；(a3)第三晶體管，其耦合在電源節點和第二節點之間，和(a4)第四晶體管，其耦合在第二節點和低電勢節點之間；和(&5)第五晶體管，其一端耦合到第一節點，和(a6)第六晶體管，其一端耦合到第二節點。半導體存儲器件還包括(bl)第一電阻變化層，其耦合在第五晶體管的另一端和第一位線之間，和(b2)第二電阻變化層，其耦合在第六晶體管的另一端和第二位線之間。第一電阻變化層布置在第五晶體管的源-漏區上的第一連接部上，并且第一位線布置在第一電阻變化層上。根據按照下述典型實施例的半導體存儲器件，能夠提高半導體存儲器件的性能。附圖說明圖1是示出根據本實施例的半導體存儲器件的存儲單元構造的等效電路圖；圖2A和圖2B是示出ReRAM單元的操作的電路圖； 圖3是示出SRAM操作的電路圖；圖4是示出根據本實施例的半導體存儲器件的操作的流程圖；圖5是示出將SRAM的保留的數據寫入到ReRAM單元本文檔來自技高網...

【技術保護點】
一種半導體存儲器件，包括：（a1）第一晶體管，所述第一晶體管耦合在電源節點和第一節點之間；（a2）第二晶體管，所述第二晶體管耦合在所述第一節點和低電勢節點之間；（a3）第三晶體管，所述第三晶體管耦合在所述電源節點和第二節點之間；（a4）第四晶體管，所述第四晶體管耦合在所述第二節點和所述低電勢節點之間；（a5）第五晶體管，所述第五晶體管的一端耦合到所述第一節點；（a6）第六晶體管，所述第六晶體管的一端耦合到所述第二節點；（b1）第一電阻變化層，所述第一電阻變化層耦合在所述第五晶體管的另一端和第一位線之間；以及（b2）第二電阻變化層，所述第二電阻變化層耦合在所述第六晶體管的另一端和第二位線之間。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：大和田福夫，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：