集成電路裸片和電子器件制造技術

本實用新型專利技術提供了一種集成電路裸片和電子器件，該集成電路裸片包括形成在半導體襯底中的多個晶體管，這些晶體管的本體區在該半導體襯底的摻雜阱區上。閾值檢測器基于半導體襯底的溫度是高于還是低于閾值溫度而對摻雜阱區選擇性地施加第一電壓或第二電壓。

【技術實現步驟摘要】

本披露涉及集成電路裸片領域，并且更具體地，涉及感測集成電路裸片的溫度。
技術介紹
許多類型的電子器件包括集成電路裸片。集成電路裸片可以包括數百萬甚至數十億個晶體管。隨著晶體管數量的增加，所以集成電路裸片的功耗也可能增加。手持式或其他便攜式電子器件通常由一個或多個電池供電。功耗的速率越高，電池耗盡得越快。因此，已設計許多方案來降低功耗的速率。減少電子器件中的功耗的一種方式是降低操作電壓。在包括SRAM陣列的器件中，SRAM陣列的最小操作電壓能夠成為降低操作電壓的限制因素。這是因為，在低電壓時，半導體襯底的溫度可能影響SRAM的讀取和寫入操作的可靠性。具體而言，關于溫度和操作電壓，SRAM位單元針對讀取操作和寫入操作可能具有沖突的要求。每個SRAM位單元通常包括NMOS晶體管和PMOS晶體管兩者。NMOS晶體管和PMOS晶體管兩者的閾值電壓隨著溫度的降低而增加。較高的溫度會導致在讀取操作期間故障增加(即，破壞性讀取)，或在從SRAM位單元的讀取操作期間所存儲數據的翻轉。相反地，較低的溫度會導致在寫入操作期間故障增加。溫度的這種影響通常在SRAM位單元的低電壓操作最顯著。
技術實現思路
本公開的實施方式的目的是提供一種集成電路裸片和電子器件，以至少部分地解決現有技術中的上述問題。根據本公開的一個方面，提供了一種集成電路裸片，包括：半導體襯底；摻雜阱區，所述摻雜阱區在所述半導體襯底中；多個晶體管，所述多個晶體管具有定位在所述摻雜阱區中的多個本體區；閾值檢測器，所述閾值檢測器感測所述半導體襯底的溫度，并且如果所述溫度高于閾值溫度則對所述摻雜阱區施加第一偏置電壓，并且如果所述溫度低于所述閾值溫度則對所述摻雜阱區施加第二偏置電壓。優選地，所述多個晶體管包括SRAM存儲器陣列的位單元。優選地，所述第一偏置電壓是接地而所述第二偏置電壓是所述集成電路裸片的正電源電壓。優選地，所述閾值檢測器基于一個或多個MOS晶體管的閾值電壓的變化而感測所述溫度。優選地，所述閾值檢測器包括：輸出端子，所述輸出端子基于所述溫度向所述摻雜阱區供應所述第一偏置電壓或所述第二偏置電壓；第一NMOS晶體管，所述第一NMOS晶體管具有連接至所述輸出端子的漏極端子；以及第一PMOS晶體管，所述第一PMOS晶體管具有連接至所述輸出端子的漏極端子。優選地，所述閾值檢測器包括第一電流路徑，所述第一電流路徑包括：第一電流源，所述第一電流源被配置為用于產生第一電流；第二NMOS晶體管，所述第二NMOS晶體管傳遞所述第一電流；以及第三NMOS晶體管，所述第三NMOS晶體管具有耦接至所述第二NMOS晶體管的源極端子的漏極端子并且傳遞所述第一電流，所述第三NMOS晶體管的源極端子耦接至所述第一NMOS晶體管的柵極端子。優選地，溫度的變化引起所述第一NMOS晶體管的柵極電壓變化，所述柵極電壓變化是所述第二NMOS晶體管的閾值電壓的變化的兩倍大。優選地，所述集成電路裸片進一步包括：多個晶體管，所述多個晶體管包括相互串聯耦接的數量為N的NMOS晶體管并且使所述第一NMOS晶體管的所述柵極端子耦接至所述串聯的晶體管中的一個晶體管的漏極，以隨著所述溫度變化在所述第一NMOS晶體管的所述柵極端子上引起N*VTh的電壓變化。優選地，所述閾值檢測器包括第二電流路徑，所述第二電流路徑包括：第二電流源，所述第二電流源被配置為用于產生第二電流；以及第二PMOS晶體管，所述第二PMOS晶體管傳遞所述第二電流，所述第二PMOS晶體管具有耦接至所述第一PMOS晶體管的柵極端子的漏極端子和柵極端子。優選地，所述閾值檢測器包括耦接至所述第一電流路徑的第四NMOS晶體管，所述第四NMOS晶體管具有柵極端子，所述柵極端子接收引起所述閾值溫度的滯后效應的邏輯信號。優選地，所述閾值檢測器包括：第二輸出端；以及多個反相器，所述多個反相器串聯耦接在所述輸出端子和所述第二輸出端之間。優選地，所述半導體襯底是FDSOI半導體襯底，所述FDSOI半導體襯底包括：第一半導體材料層，所述第一半導體材料層包括所述摻雜阱區；電介質材料層，所述電介質材料層被定位在所述第一半導體材料層上；以及第二半導體材料層，所述第二半導體材料層被定位在所述電介質材料層上，所述晶體管的溝道區被定位在所述第二半導體材料層中。根據本公開的另一方面，提供了一種電子器件，包括：半導體襯底，所述半導體襯底包括：第一半導體材料層，所述第一半導體材料層具有摻雜阱區；掩埋電介質層，所述掩埋電介質層被定位在所述第一半導體材料層上；以及第二半導體材料層，所述第二半導體材料層被定位在所述掩埋電介質層上；多個陣列晶體管，所述多個陣列晶體管具有：多個本體區，所述多個本體區被定位在所述摻雜阱區中；以及多個溝道區，所述多個溝道區被定位在所述第二半導體材料層中；閾值檢測器，所述閾值檢測器在所述半導體襯底的溫度低于第一閾值溫度時向所述摻雜阱區輸出第一本體偏置電壓并且在所述溫度增加超出所述第一閾值溫度時向所述摻雜阱區輸出第二本體偏置電壓。優選地，所述第一本體偏置電壓是高電源電壓而所述第二本體偏置電壓是接地。優選地，在所述閾值檢測器向所述摻雜阱區輸出所述第二本體偏置電壓之后，所述閾值檢測器在所述半導體襯底的所述溫度降低到低于第二閾值溫度時向所述摻雜阱區輸出所述第一本體偏置電壓，所述第二閾值溫度低于所述第一閾值溫度。一個實施例是一種集成電路裸片，該集成電路裸片通過檢測該集成電路裸片的半導體襯底的溫度并且基于該半導體襯底的溫度是高于還是低于閾值溫度而對SRAM陣列的晶體管的本體區選擇性地施加第一偏置電壓或第二偏置電壓來補償溫度變化對該SRAM陣列的操作的影響。以這種方式，可以基于該半導體襯底的溫度是高于還是低于閾值溫度而對這些晶體管的本體區選擇性地施加適當的本體偏置電壓。這可以通過減少SRAM的讀取和寫入操作過程中的錯誤來提高SRAM的可靠性。在一個實施例中，該集成電路裸片包括半導體襯底、被定位在該半導體襯底中的摻雜阱區以及SRAM陣列，該SRAM陣列包括具有定位在該摻雜阱區中的本體區的多個晶體管。此外，該摻雜阱區可以共用于包括平面型并且鰭式FET器件的全耗盡絕緣體上硅(FDSOI)技術中的SRAM陣列的NMOS器件和PMOS器件。該集成電路裸片進一步包括閾值溫度檢測器，該閾值溫度檢測器檢測該摻雜阱區的溫度，并且在該半導體襯底低于閾值溫度時向該摻雜阱區提供高電源電壓并且在該半導體襯底高于該摻雜阱區時向該摻雜阱區提供接地電壓。在一個實施例中，該閾值溫度檢測器包括以檢測安排在高電源電壓與接地之間耦接在一起的多個晶體管。該檢測電路的輸出節點基于這些晶體管的閾值電壓而輸出高電源電壓或接地。由于這些晶體管的閾值電壓隨溫度而變化，因此當該半導體襯底的溫度變化時，這些晶體管的閾值電壓也發生變化。當溫度跨過閾值溫度時，視情況而定，該輸出節點被強制達到高電源電壓或接地。以這種方式，該溫度檢測電路基于閾值溫度而輸出高電源電壓或接地。基于閾值溫度選擇性地施加本體偏置電壓的原理也擴展到SRAM以外的應用。附圖說明圖1是根據一個實施例的集成電路裸片上的電路的框圖。圖2是根據一個實施例的SRAM位單元的示意圖。圖3是根據一個實施例的包括半導體襯底和晶體管的集成電路裸片的橫截面。圖4是根據一個實施例本文檔來自技高網...

【技術保護點】
一種集成電路裸片，其特征在于，包括：半導體襯底；摻雜阱區，所述摻雜阱區在所述半導體襯底中；多個晶體管，所述多個晶體管具有定位在所述摻雜阱區中的多個本體區；閾值檢測器，所述閾值檢測器感測所述半導體襯底的溫度，并且如果所述溫度高于閾值溫度則對所述摻雜阱區施加第一偏置電壓，并且如果所述溫度低于所述閾值溫度則對所述摻雜阱區施加第二偏置電壓。

【技術特征摘要】
2015.06.30 US 14/788,7141.一種集成電路裸片，其特征在于，包括：半導體襯底；摻雜阱區，所述摻雜阱區在所述半導體襯底中；多個晶體管，所述多個晶體管具有定位在所述摻雜阱區中的多個本體區；閾值檢測器，所述閾值檢測器感測所述半導體襯底的溫度，并且如果所述溫度高于閾值溫度則對所述摻雜阱區施加第一偏置電壓，并且如果所述溫度低于所述閾值溫度則對所述摻雜阱區施加第二偏置電壓。2.如權利要求1所述的集成電路裸片，其特征在于，所述多個晶體管包括SRAM存儲器陣列的位單元。3.如權利要求2所述的集成電路裸片，其特征在于，所述第一偏置電壓是接地而所述第二偏置電壓是所述集成電路裸片的正電源電壓。4.如權利要求1所述的集成電路裸片，其特征在于，所述閾值檢測器基于一個或多個MOS晶體管的閾值電壓的變化而感測所述溫度。5.如權利要求1所述的集成電路裸片，其特征在于，所述閾值檢測器包括：輸出端子，所述輸出端子基于所述溫度向所述摻雜阱區供應所述第一偏置電壓或所述第二偏置電壓；第一NMOS晶體管，所述第一NMOS晶體管具有連接至所述輸出端子的漏極端子；以及第一PMOS晶體管，所述第一PMOS晶體管具有連接至所述輸出端子的漏極端子。6.如權利要求5所述的集成電路裸片，其特征在于，所述閾值檢測器包括第一電流路徑，所述第一電流路徑包括：第一電流源，所述第一電流源被配置為用于產生第一電流；第二NMOS晶體管，所述第二NMOS晶體管傳遞所述第一電流；以及第三NMOS晶體管，所述第三NMOS晶體管具有耦接至所述第二NMOS晶體管的源極端子的漏極端子并且傳遞所述第一電流，所述第三NMOS晶體管的源極端子耦接至所述第一NMOS晶體管的柵極端子。7.如權利要求6所述的集成電路裸片，其特征在于，溫度的變化引起所述第一NMOS晶體管的柵極電壓變化，所述柵極電壓變化是所述第二NMOS晶體管的閾值電壓的變化的兩倍大。8.如權利要求6所述的集成電路裸片，其特征在于，進一步包括：多個晶體管，所述多個晶體管包括相互串聯耦接的數量為N的NMOS晶體管并且使所述第一NMOS晶體管的所述柵極端子耦接至所述串聯的晶體管中的一個晶體管的漏極，以隨著所述溫度變化在所述第一NMOS晶體管的所述柵極端子上引起N*VTh的電壓變化。9....

【專利技術屬性】
技術研發人員：A·沙布拉，
申請(專利權)人：意法半導體國際有限公司，
類型：新型
國別省市：荷蘭;NL