用于電熔絲的靜電放電保護(hù)結(jié)構(gòu)制造技術(shù)

本發(fā)明專利技術(shù)涉及一種用于電熔絲的靜電放電保護(hù)結(jié)構(gòu)，是關(guān)于半導(dǎo)體結(jié)構(gòu)，并且更具體地說，是關(guān)于用于電熔絲的靜電放電(ESD)保護(hù)結(jié)構(gòu)。本結(jié)構(gòu)包括一種有效耦合至電熔絲的靜電放電(ESD)保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)經(jīng)結(jié)構(gòu)化以防止因源于來源的ESD事件而導(dǎo)致該電熔絲的非刻意編程。

Electrostatic discharge protection structure for electric fuse

The invention relates to an electrostatic discharge protection structure for an electric fuse, relating to a semiconductor structure, and more specifically, an electrostatic discharge (ESD) protection structure for an electrical fuse. The structure includes an electrostatic discharge (ESD) protection structure that is effectively coupled to an electrical fuse, and the ESD protection structure is structured to prevent unintended programming of the fuse due to an ESD event from the source.

【技術(shù)實(shí)現(xiàn)步驟摘要】
用于電熔絲的靜電放電保護(hù)結(jié)構(gòu)
本專利技術(shù)是關(guān)于半導(dǎo)體結(jié)構(gòu)，并且更具體地說，是關(guān)于用于電熔絲的靜電放電(ESD)保護(hù)結(jié)構(gòu)。
技術(shù)介紹
電熔絲是一種容許計(jì)算機(jī)芯片動(dòng)態(tài)實(shí)時(shí)再編程的技術(shù)。芯片制造商通過利用一組電熔絲，可容許芯片上的電路在芯片運(yùn)作時(shí)變化。此技術(shù)的主要應(yīng)用在于提供芯片內(nèi)效能調(diào)整。舉例而言，若某些子系統(tǒng)故障，或回應(yīng)所花的時(shí)間太長(zhǎng)，或消耗太多電力，芯片可通過“熔斷”(或編程)電熔絲，立刻變更其行為。按照設(shè)計(jì)，電熔絲對(duì)大電流及電壓敏感，例如：1.5伏特(V)維持100納秒(ns)。舉例而言，通過強(qiáng)迫大電流通過電熔絲，可將電熔絲熔斷或編程；破壞電熔絲結(jié)構(gòu)，導(dǎo)致電開路。在ESD事件期間，供應(yīng)器上的電壓會(huì)升高至數(shù)伏特的高位準(zhǔn)。由于產(chǎn)生編程啟用信號(hào)的控制電路及電路系統(tǒng)的供應(yīng)電壓在ESD事件期間未經(jīng)主動(dòng)供電，這些電路的輸出在ESD事件期間處于未界定狀態(tài)。這可能建立不希望的電熔絲編程條件。結(jié)果是，目前使用的電熔絲面臨到不理想的ESD事件期間可能出現(xiàn)的高電壓及電流將電熔絲編程的風(fēng)險(xiǎn)。具體而言，在電熔絲電路(稱為Vf源)的供應(yīng)軌上的負(fù)脈沖期間，ESD電流主要會(huì)通過ESD裝置，然而，一些電路同時(shí)會(huì)通過電流源NFET的寄生本體/漏極二極管。正如應(yīng)認(rèn)識(shí)的是，NFET的電流源是用于驅(qū)使電流在編程電熔絲時(shí)通過電熔絲，但ESD事件期間通過電流源NFET的本體/漏極二極管的負(fù)脈沖也會(huì)通過電熔絲。這樣的電流可能破壞未編程的電熔絲。
技術(shù)實(shí)現(xiàn)思路
在本專利技術(shù)的一方面中，一種結(jié)構(gòu)包括有效耦合至電熔絲的靜電放電(ESD)保護(hù)結(jié)構(gòu)。該ESD保護(hù)結(jié)構(gòu)經(jīng)結(jié)構(gòu)化以防止因源于來源(source)的ESD事件而導(dǎo)致該電熔絲的非刻意編程。在本專利技術(shù)的一方面中，一種結(jié)構(gòu)包括：電熔絲，該電熔絲連接于可能曝露至ESD來源的端點(diǎn)與當(dāng)出現(xiàn)ESD事件便具有寄生電流的FET網(wǎng)絡(luò)之間；耦合至該電熔絲的ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)經(jīng)結(jié)構(gòu)化以防止源于該ESD來源的負(fù)脈沖非刻意編程；電源箝制器(powerclamp)，該電源箝制器經(jīng)結(jié)構(gòu)化以通過將正脈沖電流放電來保護(hù)該電熔絲；以及與該電源箝制器并聯(lián)的二極管，該二極管經(jīng)結(jié)構(gòu)化以通過將負(fù)脈沖電流放電來保護(hù)該電熔絲。在本專利技術(shù)的一方面中，一種方法包含：在ESD事件期間，使源于FET網(wǎng)絡(luò)的寄生電流自電熔絲轉(zhuǎn)向至順偏二極管，使得該電熔絲不會(huì)遭受非刻意編程。附圖說明本專利技術(shù)是通過本專利技術(shù)的例示性具體實(shí)施例的非限制性實(shí)施例，參照注記的多個(gè)圖式，在以下的詳細(xì)說明中予以說明。圖1為根據(jù)本專利技術(shù)的方面，展示具有二極管ESD保護(hù)結(jié)構(gòu)的電路。圖2為根據(jù)本專利技術(shù)另外的方面，展示具有FETESD保護(hù)結(jié)構(gòu)的電路。圖3為根據(jù)本專利技術(shù)另外的方面，展示具有二極管ESD保護(hù)結(jié)構(gòu)的電路。圖4為根據(jù)本專利技術(shù)另外的方面，展示具有二極管ESD保護(hù)結(jié)構(gòu)的電路。圖5為根據(jù)本專利技術(shù)另外的方面，展示具有FETESD保護(hù)結(jié)構(gòu)的電路。具體實(shí)施方式本專利技術(shù)是關(guān)于半導(dǎo)體結(jié)構(gòu)，并且更具體地說，是關(guān)于用于電熔絲的靜電放電(ESD)保護(hù)結(jié)構(gòu)。更具體地說，本專利技術(shù)是關(guān)于一種有效耦合至電熔絲以防止該電熔絲(例如：因ESD事件)非刻意編程的二極管(或FET)。有助益的是，本文中所述的電路系統(tǒng)，尤其鑒于電熔絲在具有負(fù)電壓的ESD事件期間不再受應(yīng)力的事實(shí)，改善可靠度并且提升良率。此外，由于負(fù)電壓ESD事件因?qū)嵤┍疚闹兴龅碾娐废到y(tǒng)而不再是問題，通過確認(rèn)NFET電流源的通道因確保Vgs＝0而未導(dǎo)通，可避免正ESD事件導(dǎo)致的電熔絲破壞。本專利技術(shù)的結(jié)構(gòu)可使用若干不同工具以若干方式來制造。不過，一般來說，所述方法及工具是用于形成微米及納米級(jí)尺寸的結(jié)構(gòu)。用于制造本專利技術(shù)的結(jié)構(gòu)的方法，即技術(shù)，已在集成電路(IC)技術(shù)獲得采用。舉例而言，所述結(jié)構(gòu)是建置在晶圓上，并且是在晶圓的頂部上通過光微影程序以圖案化材料膜的方式來實(shí)現(xiàn)。特別的是，制造所述結(jié)構(gòu)使用了三個(gè)基本建構(gòu)塊：(i)在襯底上沉積材料薄膜，(ii)通過光微影成像術(shù)在膜的頂部上涂敷圖型化掩膜，以及(iii)選擇性地對(duì)該掩膜進(jìn)行膜的蝕刻。圖1為根據(jù)本專利技術(shù)的方面，展示具有ESD保護(hù)結(jié)構(gòu)的電路。在圖1中，電路100包括ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)包含與電熔絲110并聯(lián)的二極管105。在具體實(shí)施例中，電熔絲110與二極管105的兩端點(diǎn)為共用的端點(diǎn)，所述端點(diǎn)其中一個(gè)直接耦合至Vf源115(ESD端點(diǎn))。在具體實(shí)施例中，二極管105會(huì)確保跨布電熔絲110的電壓在Vf源115上的負(fù)脈沖期間遭受箝制。更具體地說，在ESD事件期間，二極管105可以是順偏(forwardbiased)，使得來自FET網(wǎng)絡(luò)120的寄生電流不會(huì)非刻意編程該電熔絲110。這樣的優(yōu)點(diǎn)是通過使電流自電熔絲110通過二極管105轉(zhuǎn)向至ESD接墊(例如：Vf源115)來完成。在正常操作期間，二極管110是逆偏(reversebiased)并且不會(huì)影響使用。電路100更包括與電源箝制器130并聯(lián)的二極管125。二極管125較佳是大于二極管105，并且會(huì)吸收源自于Vf源115的大多數(shù)負(fù)ESD事件；也就是說，二極管125會(huì)在源自于Vf源115的負(fù)脈沖期間，通過接通電熔絲110上的電流并使該電流停留在低位準(zhǔn)來保護(hù)電熔絲110。不過，二極管105具備足以確保來自FET網(wǎng)絡(luò)120可流經(jīng)電熔絲110的任何寄生電流低于其閾值(例如：低于1.5伏特或不會(huì)編程電熔絲110的電壓)的大小，例如：寬度約5微米。按照這種方式，電熔絲110不會(huì)因出現(xiàn)于Vf源115的負(fù)ESD事件而熔斷(例如：不會(huì)因ESD事件而遭受編程)，該負(fù)ESD事件可自FET網(wǎng)絡(luò)120通過作為寄生電流。在具體實(shí)施例中，電源箝制器130用于通過將正脈沖電流放電來保護(hù)電熔絲110。電路100更包括GND135及多個(gè)總線電阻140。應(yīng)認(rèn)識(shí)的是，二極管105的其它電壓閾值及參數(shù)有在本專利技術(shù)的考量范圍內(nèi)。因此，二極管105的大小及其電流容量在本文中是提供作為說明性、非限制性實(shí)施例。舉例而言，在具體實(shí)施例中，二極管105可具備任何適當(dāng)大小，例如，大到足以承載流自FET網(wǎng)絡(luò)120(寄生二極管)的電流，以致僅低電壓才施加至電熔絲110，例如：不會(huì)編程電熔絲110的電壓。圖2根據(jù)本專利技術(shù)另外的方面，展示具有ESD保護(hù)結(jié)構(gòu)的電路。在圖2中，電路100'包括ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)包含與電熔絲110并聯(lián)的FET105'。電路100'包括圖1的電路100的其余組件，例如：與電源箝制器130并聯(lián)的二極管125、GND135及多個(gè)總線電阻140。在具體實(shí)施例中，F(xiàn)ET105'可以是具有低接通電壓的裝置，其中FET105'的柵極連接至來源，例如：Vf源115(ESD端點(diǎn))。使用FET105'的優(yōu)點(diǎn)在于接通電壓(Vt)可經(jīng)選擇，并且可低于正規(guī)二極管。在具體實(shí)施例中，F(xiàn)ET105'會(huì)確保跨布電熔絲110的電壓在Vf源115上的負(fù)脈沖期間遭受箝制。更具體地說，在ESD事件期間，來自FET網(wǎng)絡(luò)120的寄生電流會(huì)通過FET105'，確保電熔絲110不遭受非刻意編程。本
技術(shù)人員將會(huì)認(rèn)識(shí)的是，雖然圖1展示二極管而圖2展示N型FET，其它諸如肖特基(Schottky)二極管、PIN二極管、及P型FET等裝置仍可用于達(dá)到同上效益，并且是在本專利技術(shù)的范疇內(nèi)。圖3根據(jù)本專利技術(shù)另外的方面，展示具有ESD保護(hù)本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種包含靜電放電(ESD)保護(hù)結(jié)構(gòu)的結(jié)構(gòu)，該靜電放電保護(hù)結(jié)構(gòu)有效耦合至電熔絲，該靜電放電保護(hù)結(jié)構(gòu)經(jīng)結(jié)構(gòu)化以防止因源于來源的ESD事件而導(dǎo)致該電熔絲的非刻意編程。

【技術(shù)特征摘要】
2015.12.16 US 14/971,6441.一種包含靜電放電(ESD)保護(hù)結(jié)構(gòu)的結(jié)構(gòu)，該靜電放電保護(hù)結(jié)構(gòu)有效耦合至電熔絲，該靜電放電保護(hù)結(jié)構(gòu)經(jīng)結(jié)構(gòu)化以防止因源于來源的ESD事件而導(dǎo)致該電熔絲的非刻意編程。2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，該靜電放電保護(hù)結(jié)構(gòu)為與該電熔絲并聯(lián)形成的二極管，其中，該電熔絲與該二極管的兩端點(diǎn)為各自共用的端點(diǎn)。3.根據(jù)權(quán)利要求2所述的結(jié)構(gòu)，其中，該二極管的所述端點(diǎn)的其中一個(gè)直接耦合至該來源。4.根據(jù)權(quán)利要求2所述的結(jié)構(gòu)，其中，該二極管在該ESD事件期間為順偏，而在正常操作期間為逆偏。5.根據(jù)權(quán)利要求4所述的結(jié)構(gòu)，其中，該二極管在負(fù)脈沖期間遭受箝制，使得來自FET網(wǎng)絡(luò)的寄生電流不會(huì)非刻意編程該電熔絲。6.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，該靜電放電保護(hù)結(jié)構(gòu)為與該電熔絲串聯(lián)形成的二極管。7.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中，該二極管在該ESD事件期間為逆偏，而在正常操作期間為順偏。8.根據(jù)權(quán)利要求7所述的結(jié)構(gòu)，其中，該二極管防止電壓跨布該電熔絲高于其閾值形成。9.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中，該二極管串聯(lián)耦合至一排電熔絲。10.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中，該二極管介于該電熔絲與FET網(wǎng)絡(luò)之間。11.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，該靜電放電保護(hù)結(jié)構(gòu)為與該電熔絲并聯(lián)的FET。12.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，該靜電放電保護(hù)結(jié)構(gòu)為與該電熔絲串聯(lián)的...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：A·F·盧瓦索，J·M·盧凱特伊斯，E·G·蓋布雷塞拉西，R·A·波勒，A·D·斯特里克，A·Y·吉納維，
申請(qǐng)(專利權(quán))人：格羅方德半導(dǎo)體公司，
類型：發(fā)明
國(guó)別省市：開曼群島,KY