一種用于射頻端口靜電放電防護的可控硅電路制造技術(shù)

一種用于射頻端口靜電放電防護的可控硅電路，包括上拉可控硅、下拉可控硅以及第一限流電阻、第二限流電阻、第三限流電阻和第四限流電阻。本發(fā)明專利技術(shù)結(jié)合柵接地N型MOS管(GGNMOS)低觸發(fā)電壓和可控硅(SCR)低寄生電容的特點，將Poly多晶硅嵌入可控硅中，從而實現(xiàn)低觸發(fā)電壓和低寄生電容的特性，此外，本發(fā)明專利技術(shù)中的可控硅采用軸對稱阱結(jié)構(gòu)并加入限流電阻來增強ESD防護電路的魯棒性。

Silicon controlled circuit for electrostatic discharge protection of radio frequency port

A silicon controlled circuit for electrostatic discharge protection of radio frequency port comprises a pull-up controllable silicon, a pull-down controllable silicon, a first current limiting resistor, a second current limiting resistor, a third current limiting resistor and a fourth current limiting resistor. The invention combines gate grounded N MOS tube (GGNMOS) low trigger voltage and thyristor (SCR) characteristics of low parasitic capacitance, Poly embedded polysilicon silicon controlled, so as to realize the low trigger voltage and low parasitic capacitance characteristics, in addition, the invention of the silicon controlled by axisymmetric well structure and join the flow resistance to enhance the robustness of ESD protection circuit.

【技術(shù)實現(xiàn)步驟摘要】
一種用于射頻端口靜電放電防護的可控硅電路
本專利技術(shù)涉及用于射頻I/O端口的靜電放電(ESD)防護器件，尤其是一種用于射頻端口靜電放電防護的可控硅電路，采用CMOS工藝，在射頻集成電路的ESD防護電路中具有較大優(yōu)勢，結(jié)構(gòu)簡單，有利于片上集成，在改善ESD防護電路可靠性和靜態(tài)功耗的同時，將觸發(fā)電壓極大地降低，且具有較小的寄生電容。
技術(shù)介紹
靜電放電(ESD)對集成電路造成的威脅十分嚴(yán)重，據(jù)相關(guān)統(tǒng)計，在集成電路領(lǐng)域因ESD造成的危害損失每年高達約100億美元，約有58％的電子器件失效是由ESD和電應(yīng)力引起的。如今隨著芯片制作工藝的進步，工藝尺寸越來越小，更薄的氧化絕緣層使得集成電路受到ESD破壞的幾率極大地增加。因此，為保證集成電路產(chǎn)品的良率，提高ESD防護的可靠性變得越來越重要，同時也對ESD防護電路提出了更為苛刻的設(shè)計要求。在產(chǎn)品測試中，為量化不同情況下的ESD沖擊，一般分為五種不同的模型：人體模型(HBM)、機器模型(MM)、充電器件模型(CDM)、國際電工委員會(IEC)定義模型、人體金屬模型(HMM)。其中，前三種模型一直被工業(yè)界作為產(chǎn)品片上ESD防護的等級衡量標(biāo)準(zhǔn)。在集成電路內(nèi)部做ESD防護，就是所謂的片上ESD防護，需要在集成電路各個I/O端口放置ESD防護器件或由ESD防護器件構(gòu)成的ESD防護電路。一個好的片上防護電路需要做到能讓任意兩個I/O端口之間的ESD脈沖都順利地被防護器件導(dǎo)走，同時要做到對核心電路造成的影響最小。ESD防護電路能夠充分地防護核心電路不受ESD脈沖損壞，同時，自身也要有足夠的魯棒性，不會被ESD脈沖損壞。在核心電路正常工作期間，ESD防護電路本身不能工作，否則會影響核心電路的正常運行。一個特定的集成電路有其固定的工作電源電壓和失效擊穿電壓。設(shè)計ESD防護器件時，其維持電壓要大于集成電路的工作電源電壓，否則會發(fā)生閂鎖現(xiàn)象；其觸發(fā)電壓要低于集成電路的失效擊穿電壓，否則會造成柵氧擊穿現(xiàn)象，導(dǎo)致核心電路失效。滿足以上兩點是ESD防護器件設(shè)計的必要條件，此外，還需要盡量提高ESD防護器件的二次擊穿電流和開啟速度，滿足給定的防護水平。ESD器件可以分為非回滯型防護器件和回滯型防護器件兩種。非回滯型ESD防護器件一般由反偏的二極管(Diode)實現(xiàn)，這種ESD器件結(jié)構(gòu)簡單、易于設(shè)計，但器件防護性能較差，且占用較大的硅片面積；回滯型ESD防護器件的種類較多，一般由柵接地N型MOS管(GGNMOS)、雙極型晶體管(BJT)和可控硅(SCR)等，這些ESD器件具有良好的ESD防護性能，但器件設(shè)計相對復(fù)雜，為實現(xiàn)具體目標(biāo)，需要經(jīng)反復(fù)測試驗證才能達到預(yù)期的效果。對于用于射頻I/O端口的ESD防護器件，除了ESD防護性能的考量外，還需要考慮ESD器件的寄生電容對核心電路性能的影響，否則會對核心電路的射頻性能造成惡化。在非回滯型和回滯型ESD防護器件中，可控硅的寄生電容最小，因而被廣泛用于射頻集成電路芯片I/O端口的防護中。可控硅具有ESD防護能力強、導(dǎo)通電流均勻等優(yōu)點，但也有觸發(fā)電壓高、開啟速度慢等缺點，因此需要在結(jié)構(gòu)、版圖等方面對可控硅進行改進，從而滿足設(shè)計需要。
技術(shù)實現(xiàn)思路
本專利技術(shù)提供了一種用于射頻端口靜電放電(ESD)防護的可控硅電路，在改善ESD防護電路可靠性和靜態(tài)功耗的同時，將觸發(fā)電壓極大地降低，且具有較小的寄生電容。本專利技術(shù)的技術(shù)方案如下：一種用于射頻端口靜電放電防護的可控硅電路，其特征在于：在標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，結(jié)合柵接地N型MOS管低觸發(fā)電壓和可控硅低寄生電容的特點，將Poly多晶硅嵌入可控硅中，從而實現(xiàn)低觸發(fā)電壓和低寄生電容的特性，此外，可控硅采用軸對稱阱結(jié)構(gòu)并加入限流電阻來增強靜電放電防護電路的魯棒性；包括上拉可控硅(1)、下拉可控硅(2)以及第一限流電阻(3)、第二限流電阻(4)、第三限流電阻(5)和第四限流電阻(6)；上拉可控硅(1)包括第一P型襯底層(11)，第一P型襯底層(11)上分別設(shè)有第一N阱(12)、第一P阱(13)和第二N阱(14)，第一P阱(13)居中，第一N阱(12)和第二N阱(14)分別對稱設(shè)置在第一P阱(13)的兩側(cè)；第一N阱(12)中分別設(shè)有從第一N阱(12)上表面注入其中的第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)和第二P+注入?yún)^(qū)(17)，第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)及第二P+注入?yún)^(qū)(17)三者之間間隔設(shè)置，第一P+注入?yún)^(qū)(16)位于其他兩者之間，第一N阱(12)上還設(shè)有在第一N阱(12)上表面淀積的第一Poly多晶硅(18)，第一Poly多晶硅(18)位于第一P+注入?yún)^(qū)(16)與第二P+注入?yún)^(qū)(17)之間的對稱中心線上；第一P阱(13)中設(shè)有第二N+注入?yún)^(qū)(19)且設(shè)置在第一P阱(13)的中心線上；同樣地，在第二N阱(14)中及其上表面也設(shè)有分別與第二P+注入?yún)^(qū)(17)、第一P+注入?yún)^(qū)(16)、第一N+注入?yún)^(qū)(15)以及第一Poly多晶硅(18)對稱布置的第三P+注入?yún)^(qū)(20)、第四P+注入?yún)^(qū)(21)、第三N+注入?yún)^(qū)(22)及第二Poly多晶硅(23)；上拉可控硅(1)中，第一N阱(12)中的第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)和第一Poly多晶硅(18)以及第二N阱(14)中的第四P+注入?yún)^(qū)(21)、第三N+注入?yún)^(qū)(22)和第二Poly多晶硅(23)均連接電源線；第一N阱(12)中的第二P+注入?yún)^(qū)(17)連接第一限流電阻(3)的陽極，第一P阱(13)中的第二N+注入?yún)^(qū)(19)連接第一限流電阻(3)的陰極和第二限流電阻(4)的陰極，第二N阱(14)中的第三P+注入?yún)^(qū)(20)連接第二限流電阻(4)的陽極；下拉可控硅(2)包括第二P型襯底層(31)，第二P型襯底層(31)上分別設(shè)有第二P阱(32)、第三N阱(33)和第三P阱(34)，第三N阱(33)居中，第二P阱(32)和第三P阱(34)分別對稱設(shè)置在第三N阱(33)的兩側(cè)；第二P阱(32)中分別設(shè)有從第二P阱(32)上表面注入其中的第五P+注入?yún)^(qū)(35)、第四N+注入?yún)^(qū)(36)和第五N+注入?yún)^(qū)(37)，第五P+注入?yún)^(qū)(35)、第四N+注入?yún)^(qū)(36)及第五N+注入?yún)^(qū)(37)三者之間間隔設(shè)置，第四N+注入?yún)^(qū)(36)位于其他兩者之間，第二P阱(32)上還設(shè)有在第二P阱(32)上表面淀積的第三Poly多晶硅(38)，第三Poly多晶硅(38)位于第四N+注入?yún)^(qū)(36)與第五N+注入?yún)^(qū)(37)之間的對稱中心線上；第三N阱(33)中設(shè)有第六P+注入?yún)^(qū)(39)且設(shè)置在第三N阱(33)的中心線上；同樣地，在第三P阱(34)中及其上表面也設(shè)有分別與與第五N+注入?yún)^(qū)(37)、第四N+注入?yún)^(qū)(36)、第五P+注入?yún)^(qū)(35)以及第三Poly多晶硅(38)對稱布置的第六N+注入?yún)^(qū)(40)、第七N+注入?yún)^(qū)(41)、第七P+注入?yún)^(qū)(42)和第四Poly多晶硅(43)；下拉可控硅(2)中，第二P阱(32)中的第五P+注入?yún)^(qū)(35)、第四N+注入?yún)^(qū)(36)和第三Poly多晶硅(38)以及第三P阱(34)中的第七N+注入?yún)^(qū)(41)、第七P+注入?yún)^(qū)(42)和第四Poly多晶硅(43)均連接地線，第二P阱(32)中的第五N+注入?yún)^(qū)(37)連接第三限流電阻(5)的陽極，第三N阱(33)中的本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種用于射頻端口靜電放電防護的可控硅電路，其特征在于：在標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，結(jié)合柵接地N型MOS管低觸發(fā)電壓和可控硅低寄生電容的特點，將Poly多晶硅嵌入可控硅中，從而實現(xiàn)低觸發(fā)電壓和低寄生電容的特性，此外，可控硅采用軸對稱阱結(jié)構(gòu)并加入限流電阻來增強靜電放電防護電路的魯棒性；包括上拉可控硅(1)、下拉可控硅(2)以及第一限流電阻(3)、第二限流電阻(4)、第三限流電阻(5)和第四限流電阻(6)；上拉可控硅(1)包括第一P型襯底層(11)，第一P型襯底層(11)上分別設(shè)有第一N阱(12)、第一P阱(13)和第二N阱(14)，第一P阱(13)居中，第一N阱(12)和第二N阱(14)分別對稱設(shè)置在第一P阱(13)的兩側(cè)；第一N阱(12)中分別設(shè)有從第一N阱(12)上表面注入其中的第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)和第二P+注入?yún)^(qū)(17)，第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)及第二P+注入?yún)^(qū)(17)三者之間間隔設(shè)置，第一P+注入?yún)^(qū)(16)位于其他兩者之間，第一N阱(12)上還設(shè)有在第一N阱(12)上表面淀積的第一Poly多晶硅(18)，第一Poly多晶硅(18)位于第一P+注入?yún)^(qū)(16)與第二P+注入?yún)^(qū)(17)之間的對稱中心線上；第一P阱(13)中設(shè)有第二N+注入?yún)^(qū)(19)且設(shè)置在第一P阱(13)的中心線上；同樣地，在第二N阱(14)中及其上表面也設(shè)有分別與第二P+注入?yún)^(qū)(17)、第一P+注入?yún)^(qū)(16)、第一N+注入?yún)^(qū)(15)以及第一Poly多晶硅(18)對稱布置的第三P+注入?yún)^(qū)(20)、第四P+注入?yún)^(qū)(21)、第三N+注入?yún)^(qū)(22)及第二Poly多晶硅(23)；上拉可控硅(1)中，第一N阱(12)中的第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)和第一Poly多晶硅(18)以及第二N阱(14)中的第四P+注入?yún)^(qū)(21)、第三N+注入?yún)^(qū)(22)和第二Poly多晶硅(23)均連接電源線；第一N阱(12)中的第二P+注入?yún)^(qū)(17)連接第一限流電阻(3)的陽極，第一P阱(13)中的第二N+注入?yún)^(qū)(19)連接第一限流電阻(3)的陰極和第二限流電阻(4)的陰極，第二N阱(14)中的第三P+注入?yún)^(qū)(20)連接第二限流電阻(4)的陽極；下拉可控硅(2)包括第二P型襯底層(31)，第二P型襯底層(31)上分別設(shè)有第二P阱(32)、第三N阱(33)和第三P阱(34)，第三N阱(33)居中，第二P阱(32)和第三P阱(34)分別對稱設(shè)置在第三N阱(33)的兩側(cè)；第二P阱(32)中分別設(shè)有從第二P阱(32)上表面注入其中的第五P+注入?yún)^(qū)(35)、第四N+注入?yún)^(qū)(36)和第五N+注入?yún)^(qū)(37)，第五P+注入?yún)^(qū)(35)、第四N+注入?yún)^(qū)(36)及第五N+注入?yún)^(qū)(37)三者之間間隔設(shè)置，第四N+注入?yún)^(qū)(36)位于其他兩者之間，第二P阱(32)上還設(shè)有在第二P阱(32)上表面淀積的第三Poly多晶硅(38)，第三Poly多晶硅(38)位于第四N+注入?yún)^(qū)(36)與第五N+注入?yún)^(qū)(37)之間的對稱中心線上；第三N阱(33)中設(shè)有第六P+注入?yún)^(qū)(39)且設(shè)置在第三N阱(33)的中心線上；同樣地，在第三P阱(34)中及其上表面也設(shè)有分別與與第五N+注入?yún)^(qū)(37)、第四N+注入?yún)^(qū)(36)、第五P+注入?yún)^(qū)(35)以及第三Poly多晶硅(38)對稱布置的第六N+注入?yún)^(qū)(40)、第七N+注入?yún)^(qū)(41)、第七P+注入?yún)^(qū)(42)和第四Poly多晶硅(43)；下拉可控硅(2)中，第二P阱(32)中的第五P+注入?yún)^(qū)(35)、第四N+注入?yún)^(qū)(36)和第三Poly多晶硅(38)以及第三P阱(34)中的第七N+注入?yún)^(qū)(41)、第七P+注入?yún)^(qū)(42)和第四Poly多晶硅(43)均連接地線，第二P阱(32)中的第五N+注入?yún)^(qū)(37)連接第三限流電阻(5)的陽極，第三N阱(33)中的第六P+注入?yún)^(qū)(39)連接第三限流電阻(5)的陰極和第四限流電阻(6)的陰極，第三P阱(34)中的第六N+注入?yún)^(qū)(40)接第四限流電阻(6)的陽極；第一限流電阻(3)的陰極、第二限流電阻(4)的陰極以及上拉可控硅(1)第一P阱(13)中的第二N+注入?yún)^(qū)(19)的連接端與第三限流電阻(5)的陰極、第二限流電阻(4)的陰極以及下拉可控硅(2)第三N阱(33)中的第六P+注入?yún)^(qū)(39)的連接端互連并連接到射頻端口。...

【技術(shù)特征摘要】
1.一種用于射頻端口靜電放電防護的可控硅電路，其特征在于：在標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，結(jié)合柵接地N型MOS管低觸發(fā)電壓和可控硅低寄生電容的特點，將Poly多晶硅嵌入可控硅中，從而實現(xiàn)低觸發(fā)電壓和低寄生電容的特性，此外，可控硅采用軸對稱阱結(jié)構(gòu)并加入限流電阻來增強靜電放電防護電路的魯棒性；包括上拉可控硅(1)、下拉可控硅(2)以及第一限流電阻(3)、第二限流電阻(4)、第三限流電阻(5)和第四限流電阻(6)；上拉可控硅(1)包括第一P型襯底層(11)，第一P型襯底層(11)上分別設(shè)有第一N阱(12)、第一P阱(13)和第二N阱(14)，第一P阱(13)居中，第一N阱(12)和第二N阱(14)分別對稱設(shè)置在第一P阱(13)的兩側(cè)；第一N阱(12)中分別設(shè)有從第一N阱(12)上表面注入其中的第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)和第二P+注入?yún)^(qū)(17)，第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)及第二P+注入?yún)^(qū)(17)三者之間間隔設(shè)置，第一P+注入?yún)^(qū)(16)位于其他兩者之間，第一N阱(12)上還設(shè)有在第一N阱(12)上表面淀積的第一Poly多晶硅(18)，第一Poly多晶硅(18)位于第一P+注入?yún)^(qū)(16)與第二P+注入?yún)^(qū)(17)之間的對稱中心線上；第一P阱(13)中設(shè)有第二N+注入?yún)^(qū)(19)且設(shè)置在第一P阱(13)的中心線上；同樣地，在第二N阱(14)中及其上表面也設(shè)有分別與第二P+注入?yún)^(qū)(17)、第一P+注入?yún)^(qū)(16)、第一N+注入?yún)^(qū)(15)以及第一Poly多晶硅(18)對稱布置的第三P+注入?yún)^(qū)(20)、第四P+注入?yún)^(qū)(21)、第三N+注入?yún)^(qū)(22)及第二Poly多晶硅(23)；上拉可控硅(1)中，第一N阱(12)中的第一N+注入?yún)^(qū)(15)、第一P+注入?yún)^(qū)(16)和第一Poly多晶硅(18)以及第二N阱(14)中的第四P+注入?yún)^(qū)(21)、第三N+注入?yún)^(qū)(22)和第二Poly多晶硅(23)均連接電源線；第一N阱(12)中的第二P+注入?yún)^(qū)(17)連接第一限流電阻(3)的陽極，第一P阱(13)中的第二N+注入?yún)^(qū)(19)連接第一限流電阻(3)的陰極和第二限流電阻(4)的陰極...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：李智群，程國梟，樂鵬飛，李芹，何小東，何波涌，
申請(專利權(quán))人：東南大學(xué)，
類型：發(fā)明
國別省市：江蘇,32