本發(fā)明專利技術(shù)公開了一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法,目的是解決針對轟擊NMOS晶體管的單粒子瞬態(tài)加固技術(shù)面積開銷較大的問題。技術(shù)方案是斷開襯底接觸、PMOS晶體管與NMOS晶體管之間的金屬連接;沿著柵極延伸方向移動NMOS晶體管有源區(qū),使得NMOS晶體管有源區(qū)和N阱的間距達到半導體代工廠提供的設(shè)計規(guī)則規(guī)定的最小間距,將NMOS有源區(qū)移動的距離記為L;將柵極長度減小L,使得多晶硅超出NMOS有源區(qū)的長度與常規(guī)版圖一致;恢復襯底接觸、PMOS晶體管與NMOS晶體管之間的金屬連接。采用本發(fā)明專利技術(shù)加固后的集成電路版圖在粒子轟擊NMOS晶體管時,可以加快NMOS晶體管中粒子沉積電荷的釋放,減小單粒子瞬態(tài)脈寬;且本發(fā)明專利技術(shù)僅涉及晶體管版圖位置的改變,沒有面積開銷。
A single particle transient reinforcement method for bombarding NMOS transistors with no area overhead
The invention discloses a single particle transient reinforcing method aiming at the area overhead of a bombarded NMOS transistor, and aims to solve the problem that the area of a single particle transient strengthening technique for a bombarding NMOS transistor is relatively large. The technical scheme is the disconnect between the substrate contact, PMOS transistor and NMOS transistor metal gate; along the extending direction of the mobile NMOS transistor active region, the minimum spacing interval of NMOS transistor active region and N well meet the prescribed design rules for semiconductor foundries, mobile NMOS active region distance is L; the gate the length of L is reduced, the polysilicon NMOS beyond the length of the active region and the conventional layout; recovery between substrate contact, PMOS transistor and NMOS transistor metal connection. The invention adopts the integrated circuit layout after reinforcement in particle bombardment NMOS transistor, NMOS transistor charge can accelerate the particle deposition in release, reduced single particle transient pulse width; and the invention involves only the transistor layout position change, no area overhead.
【技術(shù)實現(xiàn)步驟摘要】
一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法
本專利技術(shù)涉及納米CMOS集成電路抑制單粒子瞬態(tài)(SET,Single-EventTransient)的版圖加固技術(shù),特別涉及一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法。
技術(shù)介紹
在宇宙空間中,存在著大量粒子(質(zhì)子、電子、重離子等)。集成電路受到這些粒子的轟擊后,會產(chǎn)生單粒子瞬態(tài)。單粒子瞬態(tài)對于集成電路的正常工作將產(chǎn)生極大的負面影響。例如,當單粒子瞬態(tài)脈沖傳播至集成電路內(nèi)部的存儲節(jié)點時,有可能誘發(fā)單粒子翻轉(zhuǎn)(SEU,Single-EventUpset)。粒子轟擊集成電路的線性能量傳遞(LET,LinearEnergyTransfer)值越高,產(chǎn)生的單粒子瞬態(tài)脈沖寬度將會越大,對集成電路構(gòu)成的威脅就越大。航空航天領(lǐng)域中使用的集成電路都會受到單粒子瞬態(tài)的威脅,使集成電路工作不穩(wěn)定,甚至產(chǎn)生致命的錯誤。L.W.Massengill等人在IEEETransactiononNuclearScience(IEEE核科學匯刊)上發(fā)表的“SingleEventTransientsinDigitalCMOS-AReview”(關(guān)于數(shù)字CMOS電路中單粒子瞬態(tài)的綜述,2013年6月第60卷第3期,第1767-1790頁)指出,單粒子瞬態(tài)現(xiàn)已成為軟錯誤的一個主要來源。因此,開發(fā)集成電路抗單粒子瞬態(tài)加固技術(shù)尤為重要。單粒子瞬態(tài)脈沖寬度越大,越容易被后續(xù)時序單元鎖存,進而產(chǎn)生軟錯誤。一些抗單粒子瞬態(tài)加固技術(shù)就是從減小單粒子瞬態(tài)脈沖寬度入手。粒子轟擊PMOS晶體管和NMOS晶體管均有可能會產(chǎn)生單粒子瞬態(tài),對單粒子瞬態(tài)的加固也分為針對轟擊PMOS晶體管的加固和針對轟擊NMOS晶體管的加固。針對轟擊PMOS晶體管的加固主要從抑制寄生雙極放大效應(yīng)入手,加固相對容易。O.A.Amusan等人在IEEETransactiononNuclearScience(IEEE核科學匯刊)上發(fā)表的“DesignTechniquestoReduceSETPulseWidthsinDeep-SubmicronCombinationalLogic”(深亞微米組合邏輯電路中減小單粒子瞬態(tài)脈沖寬度的設(shè)計技術(shù),2007年12月第54卷第6期,第2060-2064頁)指出,將PMOS晶體管靠近N阱接觸,可以抑制PMOS晶體管中的寄生雙極放大效應(yīng),進而減小粒子轟擊PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。因此,PMOS晶體管通常與N阱接觸距離最小。針對轟擊NMOS晶體管的加固要從抑制電荷的漂移擴散入手,加固難度較大。B.Narasimham等人在IEEETransactiononNuclearScience(IEEE核科學匯刊)上發(fā)表的“QuantifyingtheEffectofGuardRingsandGuardDrainsinMitigatingChargeCollectionandChargeSpread”(量化研究保護環(huán)和保護漏在電荷收集和電荷傳播方面的作用,2008年12月第55卷第6期,第3456-3460頁)提出的利用添加保護漏的方法來對轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)進行加固,該方法具有一定的加固效果,但該方法具有較大的面積開銷。J.Chen等人在IEEETransactiononDeviceandMaterialReliability(IEEE器件和材料可靠性匯刊)上發(fā)表的“NovelLayoutTechniqueforSingle-EventTransientMitigationUsingDummyTransistor”(使用虛擬晶體管技術(shù)來抑制單粒子瞬態(tài)的新型版圖加固技術(shù),2013年3月第13卷第1期,第177-184頁)提出的利用冗余晶體管的方法來對轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)進行加固,該方法可以看作是保護漏技術(shù)的改進版本,但該方法的面積開銷很大(78%~100%)。
技術(shù)實現(xiàn)思路
本專利技術(shù)要解決的技術(shù)問題是:針對目前轟擊NMOS晶體管的單粒子瞬態(tài)加固技術(shù)面積開銷較大,提出一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法。本專利技術(shù)的技術(shù)方案是:第一步,斷開襯底接觸與NMOS晶體管之間的金屬連接,斷開PMOS晶體管與NMOS晶體管之間的金屬連接。第二步,沿著柵極延伸方向移動NMOS晶體管有源區(qū),使得NMOS晶體管有源區(qū)和N阱的間距達到半導體代工廠提供的設(shè)計規(guī)則規(guī)定的最小間距,將NMOS有源區(qū)移動的距離記為L。第三步,將柵極長度減小L使得多晶硅超出NMOS有源區(qū)的長度與常規(guī)版圖一致。第四步,將第一步斷開的襯底接觸與NMOS晶體管之間的金屬連接,PMOS晶體管與NMOS晶體管之間的金屬連接進行恢復。采用本專利技術(shù)加固后的集成電路版圖能夠針對轟擊NMOS晶體管抑制單粒子瞬態(tài),其抑制單粒子瞬態(tài)的過程為:當粒子轟擊NMOS晶體管時,由于NMOS晶體管距離N阱較近,N阱也會吸收粒子沉積的電荷,這會減少NMOS晶體管對粒子沉積電荷的吸收,從而減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度;另外,N阱吸收粒子沉積的電荷會使得PMOS晶體管的寄生雙極放大效應(yīng)開啟,PMOS晶體管中的寄生雙極放大效應(yīng)開啟之后,PMOS晶體管的源極會向襯底注入電荷,這部分電荷又可以被PMOS晶體管的漏極收集,因而PMOS晶體管的驅(qū)動能力得到了增強,進而加快了NMOS晶體管中粒子沉積電荷的釋放,有助于減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。采用本專利技術(shù)可以達到以下技術(shù)效果:粒子轟擊NMOS晶體管時,采用本專利技術(shù)加固后的集成電路版圖可以使得N阱幫助吸收部分電荷,并開啟PMOS晶體管的寄生雙極放大效應(yīng),從而增強PMOS晶體管的驅(qū)動能力,加快NMOS晶體管中粒子沉積電荷的釋放,減小粒子轟擊NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度。本專利技術(shù)僅涉及晶體管版圖位置的改變,沒有面積開銷。附圖說明圖1(a)為常規(guī)的非門版圖,圖1(b)為采用本專利專利技術(shù)設(shè)計的非門版圖。圖2(a)為常規(guī)的與非門版圖,圖2(b)為采用本專利技術(shù)設(shè)計的與非門版圖。圖3(a)為常規(guī)的或非門版圖,圖3(b)為采用本專利技術(shù)設(shè)計的或非門版圖。圖4為本專利技術(shù)總體流程圖。圖5為常規(guī)非門版圖轉(zhuǎn)變?yōu)楸緦@夹g(shù)非門版圖的流程示例圖。圖6為TCAD模擬的粒子轟擊非門PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。圖7為TCAD模擬的粒子轟擊非門NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。圖8為TCAD模擬的粒子轟擊與非門PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。圖9為TCAD模擬的粒子轟擊與非門NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。圖10為TCAD模擬的粒子轟擊或非門PMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。圖11為TCAD模擬的粒子轟擊或非門NMOS晶體管所產(chǎn)生的單粒子瞬態(tài)脈沖寬度與LET之間的關(guān)系。具體實施方式CMOS集成電路的邏輯門種類多樣,但它們都由PMOS晶體管和NMOS晶體管組成,本專利技術(shù)從原理上對所有CMOS集成電路邏輯門都有單粒子瞬態(tài)抑制效果。下面以CMOS集成電路中常見的三種邏輯門(非門、與非門、或非門)為例說明本專利技術(shù)的實施方法與單粒子瞬態(tài)抑制結(jié)果。圖本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法,其特征包括以下步驟:第一步,斷開襯底接觸與NMOS晶體管之間的金屬連接,斷開PMOS晶體管與NMOS晶體管之間的金屬連接;第二步,沿著柵極延伸方向移動NMOS晶體管有源區(qū),使得NMOS晶體管有源區(qū)和N阱的間距達到半導體代工廠提供的設(shè)計規(guī)則規(guī)定的最小間距,將NMOS有源區(qū)移動的距離記為L;第三步,將柵極長度減小L使得多晶硅超出NMOS有源區(qū)的長度與常規(guī)版圖一致;第四步,將第一步斷開的襯底接觸與NMOS晶體管之間的金屬連接,PMOS晶體管與NMOS晶體管之間的金屬連接進行恢復。
【技術(shù)特征摘要】
1.一種針對轟擊NMOS晶體管無面積開銷的單粒子瞬態(tài)加固方法,其特征包括以下步驟:第一步,斷開襯底接觸與NMOS晶體管之間的金屬連接,斷開PMOS晶體管與NMOS晶體管之間的金屬連接;第二步,沿著柵極延伸方向移動NMOS晶體管有源區(qū),使得NMOS晶體管有源區(qū)和N阱的間距...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員:陳書明,吳振宇,梁斌,胡春媚,池雅慶,陳建軍,黃鵬程,宋睿強,張健,劉蓉容,
申請(專利權(quán))人:中國人民解放軍國防科學技術(shù)大學,
類型:發(fā)明
國別省市:湖南,43
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