一種3DNand閃存設備及其制作方法技術

本發明專利技術公開了一種3D?Nand閃存設備及其制作方法。該3D?Nand閃存設備包括：P型襯底、多個陣列串、常規源線CSL，還包括：至少一層隔離層和至少一個P型阱區，其中：所述CSL形成于P型襯底內；在P型襯底上形成有多個陣列串，由第一介質層隔開，構成第一存儲層；且在一個P型阱區上形成有多個陣列串，由第一介質層隔開，構成第i存儲層，1<i≤M，M為所述3D?Nand閃存中P型阱區的個數；所述隔離層與所述存儲層交錯堆疊。本發明專利技術的有益效果主要體現在：降低了溝道孔制作的難度及制作成本，提高了溝道孔的均勻度；也避免了直接疊加陣列串時陣列串之間溝道孔的交疊處對電場分布的影響，達到了低成本、高存儲單元優良率擴大3D?Nand閃存存儲容量的目的。

3DNand flash memory device and manufacturing method thereof

The invention discloses a 3D Nand flash memory device and manufacturing method thereof. The 3D Nand flash memory device comprises a P type substrate, a plurality of array series and conventional source line CSL, also includes at least one layer of isolation layer and at least one of the P type well region, the CSL formed on the P substrate; a plurality of array formed on the P substrate, separated by the first dielectric layer, a first storage layer; and a number of array formed on a P type well region, separated by a first dielectric layer, a I storage layer, 1< I = M, the number of M is P the 3D Nand flash in wells; the isolation layer and the storage layer staggered stacking. The beneficial effect of the invention is mainly reflected in: reducing channel hole manufacturing difficulty and the production cost, improve the uniformity of trench hole; avoid direct superposition of array string overlapping array on a channel between the hole effect on electric field distribution, to achieve low cost, excellent rate of expansion of Gao Cunchu unit 3D Nand flash memory capacity to.

【技術實現步驟摘要】
一種3DNand閃存設備及其制作方法
本專利技術涉及半導體制造
，尤其涉及一種3DNand閃存設備及其制作方法。
技術介紹
Nand閃存是閃存存儲器的一種，適用于大量數據的存儲。自3DNand閃存問世以來，3DNand閃存的發展已成為趨勢，圖1為現有技術中一種3DNand閃存設備的切面示意圖，由圖1可以看出，包括P型襯底10、常規源線(CommonSourceLine，CLS)11、第一介質層20、第二介質層21、存儲層30、多晶硅40、多晶硅介質層41及連線50，其中，第二介質層21和存儲層30一起形成存儲單元，所形成的存儲單元和第一介質層20交錯堆疊于多晶硅40的兩側，從而組成一個陣列串，所述多晶硅介質層41形成于所述多晶硅40內，所述多晶硅40為3DNand閃存的溝道，通過打孔形成；在陣列串之間，所述存儲層30與第一介質層20、多晶硅40之間均由第二介質層21隔開，所述CSL11形成于相鄰陣列串之間的P型襯底10內。3DNand閃存存儲數據的工作原理是：通常采用溝道熱電子注入(ChannelHotElectronInjection，CHE)效應或F-N隧穿效應，將電荷(通常是電子)通過隧穿氧化層注入到氮化硅層，并被氮化硅層中的電荷陷阱俘獲，從而引起存儲單元閥值電壓的改變，達到數據存儲的效果。隨著3DNand閃存的出現和大規模量產，增大3DNand閃存的存儲容量已成為本
工作人員研究和創新的重點，現有的擴大3DNand閃存的方法有：(1)增大存儲單元比特位的個數，考慮將2bit/cell增大至3bit/cell或4bit/cell等，但該方法最多也只增大了1/2的存儲容量；(2)直接增大3DNand閃存的堆疊層次，例如，考慮在現有32層的基礎上繼續疊加至64層甚至100多層，但該方法會增大存儲單元層與層之間的不均勻度，且制作溝道孔的難度和均勻度均指數型增加，最后導致存儲單元結構的優良率很低；(3)分段進行層數疊加，如將32層增加為64層時，可以考慮先以下面32層為整體，對下面的32層進行溝道打孔，然后疊加上另外32層，對上面的32層再次進行溝道打孔，但是這樣的話，上面32層的孔很難和下面32層的孔對齊，而且孔交疊處對電場分布還有些負面影響，同樣導致存儲單元結構的優良率很低，無法低成本實現容量擴充。現有的容量擴充方案，其制作的工藝復雜程度和制造成本遠高于平面Nand閃存，使得3DNand閃存依然無法與平面型Nand閃存抗衡。
技術實現思路
有鑒于此，本專利技術實施例提供一種3DNand閃存設備及其制作方法，以達到低成本擴大3DNand閃存存儲容量的目的。一方面，本專利技術實施例提供了一種3DNand閃存設備，包括：P型襯底、多個陣列串、常規源線CSL，還包括：至少一層隔離層和至少一個P型阱區，其中：所述CSL由形成于P型襯底內的PN結引出；在P型襯底上形成有多個陣列串，由第一介質層隔開，構成第一存儲層；且在一個P型阱區上形成有多個陣列串，由第一介質層隔開，構成第i存儲層，1<i≤M，M為所述3DNand閃存中P型阱區的個數；所述隔離層與所述存儲層交錯堆疊。進一步的，所述隔離層平鋪于相鄰存儲層之間，所述隔離層厚度為800埃～1000埃。進一步的，所述P型阱區的厚度為1000埃～1200埃；所述P型阱區與隔離層的個數相同，且所述P型阱區的總個數比所構成存儲層的總個數小1。進一步的，所述陣列串包括多晶硅、多晶硅介質、多個交錯堆疊的第二介質層和存儲單元，所述存儲單元包括存儲層和第三介質層，所述存儲單元形成于所述多晶硅兩側，所述存儲層與第二介質層、多硅晶之間均有第三介質層隔開；所述多晶硅和多晶硅介質構成所述陣列串的溝道。進一步的，所述第一介質層、第二介質層和多晶硅介質層的材質為氧化硅；所述第三介質層的材質為氧化硅-氮化硅-氧化硅的組合物。第二方面，本專利技術實施例提供了一種3DNand閃存設備的制作方法，包括步驟：提供P型襯底，在所述P型襯底內形成PN結，基于所述PN結引出常規源線CSL，并在所述P型襯底表面形成多個陣列串及在所述陣列串之間形成第一介質層，獲得第一存儲層；提供至少一個P型阱區，在所述P型阱區表面形成多個陣列串，并在所述陣列串之間形成第一介質層，獲得第i存儲層，1<i≤M，M為所述3DNand閃存中P型阱區的個數；在所述第一存儲層至第M-1存儲層頂部平鋪隔離層；使得各存儲層與所述隔離層交錯堆疊，獲得存儲層串，所述存儲層串組成所述3DNand閃存設備。進一步的，所述在P型襯底內在所述P型襯底內形成PN結，基于所述PN結引出常規源線CSL，具體包括：刻蝕P型襯底，形成溝槽；在溝槽內形成多晶硅，所述多晶硅厚度值等于溝槽深度值；采用離子注入法對所述多晶硅進行N+摻雜，形成PN結；采用快速熱退火法對摻雜的多晶硅進行外延結晶，基于PN結引出所述CSL，其中，在所述CSL上方形成第一介質層。進一步的，所述形成陣列串，具體包括：在P型襯底或P型阱區表面，交錯堆疊第二介質層和犧牲介質層，形成原始陣列串；自所述原始陣列串頂部向下刻蝕形成溝道孔，所述溝道孔直達所述P型襯底或P型阱區；在所述溝道孔表面形成多晶硅，并采用快速熱退火法對所述多晶硅進行外延結晶；向覆蓋所述多晶硅的溝道孔內注入多晶硅介質，所述多晶硅介質結晶后再注入多晶硅封閉溝道孔；刻蝕去除犧牲介質層，在暴露出的位置形成存儲單元，所述存儲單元形成于相鄰第二介質層之間，獲得陣列串。進一步的，所述在暴露出的位置形成存儲單元，具體包括：在相鄰第二介質層之間的空隙中，基于所述第二介質層和所述多晶硅的表面形成第三介質層；在所述第三介質層內形成存儲層，獲得由所述存儲層和第三介質層組成的存儲單元。進一步的，在所述陣列串之間形成第一介質層后，還包括：在陣列串及第一介質層之間刻蝕形成空隙，向所述空隙中注入第三介質層。本專利技術實施例提供的一種3DNand閃存設備及其制作方法，與現有技術相比，本專利技術提出的3DNand閃存設備的制作方法，除在P型襯底上形成多個陣列串構成存儲層之外，還采用了在P型阱區上形成多個陣列串構成存儲層，并通過隔離層將多個存儲層交錯堆疊的方法，構成了基于多存儲層存儲的3DNand閃存設備。本專利技術的有益效果主要體現在：分段疊加陣列串構成的存儲層，降低了溝道孔制作的難度及制作成本，提高了溝道孔的均勻度；也避免了直接疊加陣列串時陣列串之間溝道孔的交疊處對電場分布的影響，達到了低成本、高存儲單元優良率擴大3DNand閃存存儲容量的目的。附圖說明圖1為現有技術中一種3DNand閃存設備的切面示意圖；圖2為本專利技術實施例一提供的一種3DNand閃存設備的切面示意圖；圖3為本專利技術實施例二提供的一種3DNand閃存設備的制作方法的流程圖；圖4至圖12為本專利技術實施例二中3DNand閃存設備制作過程中的剖面示意圖。具體實施方式下面結合附圖和實施例對本專利技術作進一步的詳細說明。可以理解的是，此處所描述的具體實施例僅僅用于解釋本專利技術，而非對本專利技術的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本專利技術相關的部分而非全部內容。實施例一圖2為本專利技術實施例一提供的一種3DNand閃存設備的切面示意圖，該3DNand閃存設備基于其制作方法形成，如圖2所示，所述3DNand閃存本文檔來自技高網...

【技術保護點】
一種3D?Nand閃存設備，包括：P型襯底、多個陣列串、常規源線CSL，其特征在于，還包括：至少一層隔離層和至少一個P型阱區，其中：所述CSL由形成于P型襯底內PN的結引出；在P型襯底上形成有多個陣列串，由第一介質層隔開，構成第一存儲層；且在一個P型阱區上形成有多個陣列串，由第一介質層隔開，構成第i存儲層，1<i≤M，M為所述3D?Nand閃存中P型阱區的個數；所述隔離層與所述存儲層交錯堆疊。

【技術特征摘要】
1.一種3DNand閃存設備，包括：P型襯底、多個陣列串、常規源線CSL，其特征在于，還包括：至少一層隔離層和至少一個P型阱區，其中：所述CSL由形成于P型襯底內PN的結引出；在P型襯底上形成有多個陣列串，由第一介質層隔開，構成第一存儲層；且在一個P型阱區上形成有多個陣列串，由第一介質層隔開，構成第i存儲層，1<i≤M，M為所述3DNand閃存中P型阱區的個數；所述隔離層與所述存儲層交錯堆疊。2.根據權利要求1所述的3DNand閃存設備，其特征在于，所述隔離層平鋪于相鄰存儲層之間，所述隔離層厚度為800埃～1000埃。3.根據權利要求1所述的3DNand閃存設備，其特征在于，所述P型阱區的厚度為1000埃～1200埃；所述P型阱區與隔離層的個數相同，且所述P型阱區的總個數比所構成存儲層的總個數小1。4.根據權利要求1所述的3DNand閃存設備，其特征在于，所述陣列串包括多晶硅、多晶硅介質、多個交錯堆疊的第二介質層和存儲單元，所述存儲單元包括存儲層和第三介質層，所述存儲單元形成于所述多晶硅兩側，所述存儲層與第二介質層、多硅晶之間均有第三介質層隔開；所述多晶硅和多晶硅介質構成所述陣列串的溝道。5.根據權利要求1所述的3DNand閃存設備，其特征在于，所述第一介質層、第二介質層和多晶硅介質層的材質為氧化硅；所述第三介質層的材質為氧化硅-氮化硅-氧化硅的組合物。6.一種3DNand閃存設備的制作方法，其特征在于，包括步驟：提供P型襯底，在所述P型襯底內形成PN結，基于所述PN結引出常規源線CSL，并在所述P型襯底表面形成多個陣列串及在所述陣列串之間形成第一介質層，獲得第一存儲層；提供至少一個P型阱區，在所述P型阱區表面形成多個陣列串，并在所述陣列串之間形成第一介質層，獲得第i存儲層，1&...

【專利技術屬性】
技術研發人員：劉會娟，
申請(專利權)人：北京兆易創新科技股份有限公司，
類型：發明
國別省市：北京,11