靜電放電(ESD)箝位接通時間控制制造技術

本發明專利技術涉及靜電放電ESD箝位接通時間控制。一種用于提供靜電放電ESD保護的裝置包含經配置以檢測一或多個電壓軌處的ESD事件的發生的電路。經由箝位觸發路徑激活ESD箝位電路以為ESD電流提供放電路徑。經由與所述箝位觸發路徑并聯的保持路徑將所述ESD箝位電路的柵極電壓維持為大于預定閾值。

Electrostatic discharge (ESD) clamp timing control

The invention relates to an electrostatic discharge ESD clamping timing control. A device for providing electrostatic discharge ESD protection includes circuitry configured to detect the occurrence of an ESD event at one or more voltage rails. Activates the ESD clamp circuit via the clamp trigger path to provide a discharge path for the ESD current. The gate voltage of the ESD clamp circuit is maintained to be greater than a predetermined threshold by a holding path in parallel with the clamp firing path.

【技術實現步驟摘要】

本專利技術涉及電子電路，尤其涉及一種用于控制靜電放電(ESD)保護電路中的箝位操作的裝置及方法。
技術介紹
ESD保護用于半導體裝置中，例如集成電路(IC)、裸片、芯片、SoC(芯片上系統)，及類似物。半導體裝置具有導電接口，例如金屬引腳或焊球，以用于信號輸入/輸出及電力供應。然而，導電接口還提供潛在電路徑，其將與ESD事件相關聯的外部電荷傳導到半導體裝置的內部組件中。為了保護內部組件免于歸因于ESD的損壞，將半導體裝置配備有在半導體裝置的電力軌之間包含軌箝位的ESD保護電路。
技術實現思路
一方面，本專利技術描述一種裝置，其包括：經配置以進行以下操作的電路：檢測一或多個電壓軌處的靜電放電(ESD)事件的發生，經由箝位觸發路徑激活ESD箝位電路以為ESD電流提供放電路徑，及經由與所述箝位觸發路徑并聯的保持路徑將所述ESD箝位電路的柵極電壓維持為大于預定閾值。另一方面，本專利技術描述一種方法，所述方法包括：檢測一或多個電壓軌處的靜電放電(ESD)事件的發生；經由箝位觸發路徑激活ESD箝位電路以為ESD電流提供放電路徑；及經由與所述箝位觸發路徑并聯的保持路徑將所述ESD箝位電路的柵極電壓維持為大于預定閾值。另一方面，本專利技術描述一種裝置，其包括：經配置以進行以下操作的電路：針對ESD箝位電路對ESD事件的發生的響應將觸發信號與接通時間控制信號解耦，及獨立于供應軌電壓被動地控制所述ESD箝位電路的接通時間。附圖說明在結合附圖考慮時，通過參考以下詳細描述將容易地獲得并變得更加理解本專利技術的更完全了解及其許多伴隨優點，其中：圖1是根據某些實施例的相關技術的基于突返的纜線靜電放電(CESD)保護電路的示范性示意圖；圖2是根據某些實施例的相關技術的主動箝位CESD保護電路的示范性示意圖；圖3是根據某些實施例的具有動態時間常量調整的相關技術的軌箝位ESD保護電路的示范性示意圖；圖4是根據某些實施例的多路徑多時間常量ESD保護電路的示范性概略圖；圖5是根據某些實施例的多路徑多時間常量ESD保護電路的示范性示意圖；圖6是根據某些實施例的ESD箝位電路控制過程的示范性流程圖；圖7是根據某些實施例的說明ESD箝位電路電路的觸發路徑及保持路徑操作的示范性曲線圖；及圖8是根據某些實施例的說明ESD箝位電路控制電路的操作電壓的示范性曲線圖。具體實施方式在圖式中，類似的元件符號標示貫穿若干視圖的相同或對應部分。此外，如本文中所使用，用語“一”及類似物通常含有“一或多個”的意義，除非另有規定。此外，術語“大約”、“近似”、“約”及類似術語通常是指包含處于20％、10％或優選地為5％的容限內的經識別值及其間的任何值的范圍。在示范性實施例中，一種裝置包含經配置以進行以下操作的電路：檢測一或多個電壓軌處的靜電放電(ESD)事件的發生，經由箝位觸發路徑激活ESD箝位電路以為ESD電流提供放電路徑，及經由與所述箝位觸發路徑并聯的保持路徑將所述ESD箝位電路的柵極電壓維持為大于預定閾值。在另一示范性實施例中，一種方法包含：檢測一或多個電壓軌處的靜電放電(ESD)事件的發生；經由箝位觸發路徑激活ESD箝位電路以為ESD電流提供放電路徑；及經由與所述箝位觸發路徑并聯的保持路徑將所述ESD箝位電路的柵極電壓維持為大于預定閾值。在另一示范性實施例中，一種裝置包含經配置以進行以下操作的電路：針對ESD箝位電路對ESD事件的發生的響應將觸發信號與接通時間控制信號解耦，及獨立于供應軌電壓被動地控制所述ESD箝位電路的接通時間。本專利技術的方面涉及一種用于響應于ESD事件而經由具有多個時間常量的多個并聯電路路徑提供靜電放電(ESD)保護的裝置及方法。在一些實施方案中，ESD事件可包含歸因于靜電荷的積累而跨越例如集成電路(IC)的半導體裝置的電壓軌發生的突發的非預期電壓瞬態。舉例來說，在纜線ESD(CESD)應用中，ETHERNET纜線可具有許多靜電荷，因此當纜線被插入到計算機、調制解調器及類似物的ETHERNET端口中時，靜電荷跨越電壓軌產生電壓瞬態。圖1是根據某些實施例的相關技術的基于突返的靜電放電(ESD)保護電路100的示范性示意圖，ESD保護電路100可實施于纜線ESD(CESD)應用中。在一些實施方案中，ESD保護電路100響應于由兩個帶電物體之間的接觸(例如，當ETHERNET纜線被插入到交換機或路由器的連接端口中時)造成的突發電壓浪涌而將電流路徑提供到接地。ESD保護電路100包含堆棧式金屬氧化物半導體場效應晶體管(MOSFET)102，其串聯連接于半導體裝置的電壓軌VDD與VSS之間以提供過壓(OV)保護。在一個實施方案中，供應電壓VDD是3.3伏特(V)，且MOSFET102中的每一者的額定值是1.8伏特，因此MOSFET102經堆棧為能夠適應3.3V。另外，突返晶體管104可為雙極結型晶體管(BJT)，其包含如下機構：其中雪崩擊穿提供大于閾值的基極電流，以接通突返晶體管104來針對由ESD電壓瞬態產生的電流將電流路徑提供到接地VSS。對于寄生NPN突返晶體管104，在ESD事件期間，集電極電壓變高而使得突返晶體管104反向地接通并產生從集電極到基極的電流。突返晶體管104在產生電流時進入雪崩模式，這允許突返晶體管104吸收由ESD事件產生的電流。然而，增加堆棧式MOSFET102的數目會通過增加MOSFET102的總電阻而減低突返晶體管104的效率。另外，增加MOSFET電阻會引起增加觸發電壓以在突返晶體管104中實現突返條件。圖2是根據某些實施例的相關技術的主動箝位ESD保護電路200的示范性示意圖。在一些實施方案中，ESD保護電路200包含至少一個橫向擴散MOSFET(LDMOS)，例如可被實施為NMOS晶體管的主動箝位裝置204。當ESD事件發生于半導體裝置處時，供應電壓VDD增加并穿過包含電容器C1及電阻器R1的高通濾波器，這會拉高主動箝位裝置204的柵極，且主動箝位裝置204吸收由ESD事件通過NMOS晶體管的漏極產生的電流。高通濾波器的第一時間常量τ1具有R1C1值。另外，可增加主動箝位裝置204的尺寸以適應增加的ESD電流，這引起主動箝位裝置204處的泄漏電流Ileak及第二級箝位裝置206處的額外泄漏電流I′leak。額外泄漏電流I′leak穿過電阻器R2，這引起主動箝位裝置204的柵極處的電壓等于I′leakR2。另外，主動箝位裝置204處的泄漏電流Ileak的量值是基于主動箝位裝置的尺寸，且甚至小的I′leakR2值也可產生較大的泄漏電流Ileak值。另外，主動箝位裝置204保持激活的時間量(接通時間)對應于第二時間常量τ2，其具有R2C2值且大于第一時間常量τ1的值。當發生ESD事件時，主動箝位裝置204的柵極變高，且接著以基于τ2的速率放電。在一些實施方案中，τ2的值經設計以為主動箝位裝置204提供大于最壞情況ESD事件的時間長度的接通時間。舉例來說，對于長度為兩百米(m)的纜線，ESD事件可具有兩微秒(μs)的時間長度。因此，τ2的值可經設計以提供大于兩微秒的接通時間。然而，增加R2及C2的設計值來實現所期望的τ2值可具有一或多個缺點。舉例來說，增加R2值會產生增加的I′leakR2值，這可在ESD事件期間造成高達一安倍的本文檔來自技高網...

【技術保護點】
一種裝置，其包括：經配置以進行以下操作的電路：檢測一或多個電壓軌處的靜電放電ESD事件的發生，經由箝位觸發路徑激活ESD箝位電路以為ESD電流提供放電路徑，及經由與所述箝位觸發路徑并聯的保持路徑將所述ESD箝位電路的柵極電壓維持為大于預定閾值。

【技術特征摘要】
2015.11.30 US 14/954,1641.一種裝置，其包括：經配置以進行以下操作的電路：檢測一或多個電壓軌處的靜電放電ESD事件的發生，經由箝位觸發路徑激活ESD箝位電路以為ESD電流提供放電路徑，及經由與所述箝位觸發路徑并聯的保持路徑將所述ESD箝位電路的柵極電壓維持為大于預定閾值。2.根據權利要求1所述的裝置，其中所述ESD箝位電路是NMOS晶體管，其具有連接到供應電壓軌的漏極及連接到接地電壓軌的源極。3.根據權利要求1所述的裝置，其中所述箝位觸發路徑包含高通濾波器，其經配置以濾除具有小于預定閾值的變化率的電壓瞬態。4.根據權利要求1所述的裝置，其中所述箝位觸發路徑包含第一晶體管，其經配置以響應于所述ESD事件的所述發生而將所述ESD箝位電路的所述柵極電壓驅動為高。5.根據權利要求4所述的裝置，其中所述第一晶體管是PMOS晶體管，其具有連接到供應電壓軌的源極及連接到所述ESD箝位電路的柵極的漏極。6.根據權利要求1所述的裝置，其中所述ESD箝位電路的所述柵極電壓經由包含并聯連接的電阻器及電容器的柵極放電電流路徑而放電。7.根據權利要求6所述的裝置，其中所述保持路徑經配置以經由第二晶體管將第一電流供應到所述ESD箝位電路的柵極。8.根據權利要求7所述的裝置，其中所述第二晶體管是PMOS晶體管，其具有連接到供應電壓軌的源極及連接到所述ESD箝位電路的所述柵極的漏極。9.根據權利要求7所述的裝置，其中由所述保持路徑供應到所述ESD箝位電路的所述柵極的所述第一電流大于或等于通過所述柵極放電電流路徑而放電的第二電流。10.根據權利要求1所述的裝置，其中所述ESD事件的所述發生與箝位觸發路徑取消激活之間的第一時間量小于所述...

【專利技術屬性】
技術研發人員：譚君華，潘輝，王文婷，A·戈亞爾，K·厄特勒，
申請(專利權)人：美國博通公司，
類型：發明
國別省市：美國;US