嵌入式閃存的失效測試方法技術

本發明專利技術提供了一種嵌入式閃存的失效測試方法，包括：步驟一：提供一嵌入式閃存，所述嵌入式閃存包括一存儲單元陣列，所述存儲單元陣列包括多條字線和與所述字線交叉設置的多條位線；以及步驟二：逐個測試所述存儲單元陣列的一條對角線上的每個存儲單元。采用上述嵌入式閃存的失效測試方法，只需要測試存儲單元陣列對角線上的存儲單元，就可以測試到所有的字線和位線的組合了。相對于現有技術來說，可以有效減少測試時間，從而實現了提高測試效率降低測試成本的目的。

【技術實現步驟摘要】

本專利技術涉及集成電路制造
，特別涉及一。
技術介紹
眾所周知，存儲芯片的市場競爭中非常激烈，大部份國內外芯片制造廠都具備存儲芯片制造的能力，從目前的趨勢來看，測試是影響價格的關鍵因素之一。在兼顧測試可靠性的前提下，如何提高測試效率并降低測試成本，是一個非常重要的問題。如圖1所示,嵌入式閃存的存儲單元陣列100由數條字線(word line)101與數條位線(bit line)102交叉所構成。為了檢查所述字線101與交叉的位線102之間是否存在漏電或者短路。需要對存儲單元陣列100進行早期失效測試(insert mortality test, IMtest)。具體來說，早期失效測試的方法如下:步驟一:在對存儲單元陣列100進行多次擦除后，對其中一條位線102a施加電壓，并對所有字線101施加電壓以開啟所有與所述位線102a交叉的存儲單元的溝道，然后對位于所述位線102a上的所有存儲單元逐個進行編程和讀取，如果每次讀取都是O的話，說明每一條字線101和位線102a都不存在短路；步驟二:對其中一條字線IOla施加電壓以開啟所述有所述字線IOla交叉的存儲單元的溝道，并對所有位線102施加電壓，然后對位于所述字線IOla上的所有存儲單元逐個編程和讀取，因為字線IOla和位線IOla交叉處的存儲單元在步驟一中已經測試過，所以在步驟二內，字線IOla和位線102a交叉處的存儲單元可以不進行測試。如果每次讀取都是O的話，說明每一條位線102和字線IOla都不存在短路。如果所述存儲單元陣列100包括m條字線101和η條位線102的話，則采用上述測試方法，至少要進行m+n-1次測試，才能覆蓋所有的字線和位線。隨著存儲單元陣列越來越龐大，其包括的字線數和位線數也越來越多，采用上述失效測試方法為了覆蓋所有字線和位線，所要進行的測試次數越來越多，完成一個嵌入式閃存的測試時間則越來越長，導致測試效率越來越低下，從而增加了測試成本。為此，如何降低失效測試時間提高測試效率成為本領域技術人員丞待解決的技術問題之一。
技術實現思路
本專利技術的目的在于提供一種，以解決現有的嵌入式閃存測試時間長、測試效率低下問題，從而實現提高測試效率降低測試成本的目的。為解決上述技術問題，本專利技術提供一種，包括:步驟一:提供一嵌入式閃存，所述嵌入式閃存包括一存儲單元陣列，所述存儲單元陣列包括多條字線和與所述字線交叉設置的多條位線；以及步驟二:逐個測試所述存儲單元陣列的一條對角線上的每個存儲單元。可選的，在所述中，所述步驟二之前還包括:對所述存儲單元陣列進行多次擦除動作。可選的，在所述中，對所述存儲單元陣列進行200次擦除動作。可選的，在所述中，所述步驟二包括:逐個對所述存儲單元陣列的一條對角線上的每個存儲單元進行編程；以及逐個對所述存儲單元陣列的一條對角線上的每個存儲單元進行讀取；如果某個存儲單元的讀取結果為0，則判斷該存儲單元所對應的字線和位線沒有短路；如果某個存儲單元的讀取結果為1，則判斷該存儲單元所對應的字線和位線發生了短路。可選的，在所述中，存儲單元陣列還包括多條源線，所述源線位于相鄰的兩條所述字線之間。可選的，在所述中，對某個所述存儲單元進行所述編程包括:對于該存儲單元所對應的位線施加第一編程電壓，并對該存儲單元所對應的字線施加第二編程電壓，同時對該存儲單元所對應的源線施加第三編程電壓。可選的，在所述中，所述第一編程電壓為IV 1.5V，所述第二編程電壓為1.8V 2.2V，所述第三編程電壓為IOV 12V。可選的，在所述中，對某個所述存儲單元進行所述讀取包括:對于該存儲單元所對應的位線施加第一讀取電壓，并對該存儲單元所對應的字線施加第二讀取電壓，同時將該存儲單元所對應的源線接地。可選的，在所述中，所述第一讀取電壓為IV 1.5V，所述第二編程電壓為IV 1.5V。采用本專利技術的，只需要逐個測試所述存儲單元陣列的一條對角線上的每個存儲單元，就可以覆蓋所有的字線和位線。也就是說，如果所述存儲單元陣列包括m條字線和η條位線的話，只需要測試max (m，n)次，就可以測試到所有的字線和位線的組合了。相對于現有技術來說，測試的次數大大降低了，因此可以有效減少測試時間，從而實現了提高測試效率降低測試成本的目的。附圖說明圖1是現有技術中的嵌入式閃存的存儲單元陣列的俯視圖；圖2為本專利技術一實施例的的流程圖；圖3為本專利技術一實施例的嵌入式閃存的存儲單元陣列的俯視圖；圖4為本專利技術一實施例的的示意圖。具體實施例方式以下結合附圖和具體實施例對本專利技術提出作進一步詳細說明。根據下面說明和權利要求書，本專利技術的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本專利技術實施例的目的。圖2為本專利技術一實施例的的流程圖。步驟一:提供一嵌入式閃存；如圖3所示，所述嵌入式閃存包括一存儲單元陣列200，所述存儲單元陣列200包括m條字線201、η條位線202和s條源線203, m、η和s均為大于等于I的整數。其中，每條源線203均位于相鄰的兩條字線201之間，且所述字線201和源線203均與所述位線202交叉設置。每一條源線203和與其相鄰的一條字線201以及與所述源線203交叉的一條位線202組成一存儲單元204，其中源線203作為存儲單元204的源極，所述位線202作為存儲單元204的漏極，而字線201則作為存儲單元204的柵極。因此，相鄰的兩條字線201和與其交叉的一條位線202之間存在兩個存儲單元，這兩個存儲單元共用一條源線。步驟二:對所述存儲單元陣列進行多次擦除動作；對所有存儲單元進行多次擦除動作，以模擬內嵌式閃存的實際使用情況，優選的，對所述存儲單元陣列進行200次擦除動作。步驟三:逐個測試所述存儲單元陣列的一條對角線上的每個存儲單元。首先，如圖4所示，對所述存儲單元陣列其中一條對角線AA’上的每個存儲單元進行編程；具體到某一個存儲單元204a來說,對于該存儲單元204a所對應的位線202a施加第一編程電壓，并對該存儲單元204a所對應的字線201a施加第二編程電壓，同時對該存儲單元204a所對應的源線203a施加第三編程電壓，將電子編程到所述存儲單元204a中。優選的，所述第一編程電壓為IV 1.5V，所述第二編程電壓為1.8V 2.2V，所述第三編程電壓為IOV 12V。然后，逐個對所述存儲單元陣列的一條對角線上的每個存儲單元進行讀取；具體到某一個存儲單元204a來說,對于該存儲單元204a所對應的位線202a施加第一讀取電壓，并對該存儲單元204a所對應的字線201a施加第二讀取電壓，同時將該存儲單元204a所對應的源線203a接地。優選的，所述第一讀取電壓為IV 1.5V，所述第二編程電壓為IV 1.5V。如果某個存儲單元204a的讀取結果為0，則判斷該存儲單元204a所對應的字線201a和位線202a沒有短路；如果某個存儲單元204a的讀取結果為1，則判斷該存儲單元204a所對應的字線201a和位線202a發生了短路。因為對角線AA’上的所有存儲單元對應了所有的字線201和位線202，當對角線AA’上的每個存儲單元完成編程和讀取后，就覆蓋了所有的字線201和位線202。對于具有m條字線201和η條位線202本文檔來自技高網...

【技術保護點】
一種嵌入式閃存的失效測試方法，包括：步驟一：提供一嵌入式閃存，所述嵌入式閃存包括一存儲單元陣列，所述存儲單元陣列包括多條字線和與所述字線交叉設置的多條位線；以及步驟二：逐個測試所述存儲單元陣列的一條對角線上的每個存儲單元。

【技術特征摘要】
1.一種嵌入式閃存的失效測試方法，包括: 步驟一:提供一嵌入式閃存，所述嵌入式閃存包括一存儲單元陣列，所述存儲單元陣列包括多條字線和與所述字線交叉設置的多條位線；以及 步驟二:逐個測試所述存儲單元陣列的一條對角線上的每個存儲單元。2.按權利要求1所述的嵌入式閃存的失效測試方法，其特征在于，所述步驟二之前還包括:對所述存儲單元陣列進行多次擦除動作。3.按權利要求2所述的嵌入式閃存的失效測試方法，其特征在于，對所述存儲單元陣列進行200次擦除動作。4.按權利要求1所述的嵌入式閃存的失效測試方法，其特征在于，所述步驟二包括: 逐個對所述存儲單元陣列的一條對角線上的每個存儲單元進行編程；以及 逐個對所述存儲單元陣列的一條對角線上的每個存儲單元進行讀取； 如果某個存儲單元的讀取結果為0，則判斷該存儲單元所對應的字線和位線沒有短路； 如果某個存儲單元的讀取結果為1，則判斷該存儲單元所對應的字線和位線發生了短路。5.按權利要求4所述的...

【專利技術屬性】
技術研發人員：吳瑋，
申請(專利權)人：上海宏力半導體制造有限公司，
類型：發明
國別省市：