本發(fā)明專利技術(shù)涉及半導(dǎo)器件和體集成電路。本發(fā)明專利技術(shù)針對(duì)現(xiàn)有技術(shù)VDMOSFET器件工藝，用外延層作高壓器件漂移區(qū)存在的問(wèn)題，公開了一種VDMOSFET器件制造方法，既可用于制造VDMOSFET分離器件，更適用于BCD和COM集成電路工藝中制作高壓器件。本發(fā)明專利技術(shù)的垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管器件制造方法，在傳統(tǒng)的半導(dǎo)體工藝中，采用合適摻雜濃度的襯底制材料，直接以襯底材料作為器件的漂移區(qū)，不需要制作很厚的外延層，降低了工藝的復(fù)雜性，而且大大提高了器件的耐壓。本發(fā)明專利技術(shù)只需要在襯底正面形成一層很薄的外延層，滿足器件功能區(qū)制作就可以了。在器件功能區(qū)和注入?yún)^(qū)之間的襯底材料作為器件的漂移區(qū)直接承受高壓。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及半導(dǎo)器件和體集成電路，特別涉及在同一襯底上集成高壓功率器件和低壓器件的技術(shù)。
技術(shù)介紹
本專利技術(shù)所稱的高壓功率器件(或稱為大功率器件、高壓器件等)，通常指的是VDM0SFET(垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)器件，低壓器件通常指CM0SFET (互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)和/或雙極型(Bipolar)晶體管器件。傳統(tǒng)的集成電路通常用于小信號(hào)處理，實(shí)現(xiàn)信號(hào)整形放大、邏輯運(yùn)算、傳輸存儲(chǔ)等信號(hào)處理功能，實(shí)際系統(tǒng)中還需要分離的功率器件實(shí)現(xiàn)功率驅(qū)動(dòng)。前者通常稱為低壓器件(或小功率器件)，后者稱為高壓功率器件。隨著集成電路技術(shù)的不斷進(jìn)步，前者的集成度越 來(lái)越高，后者的功率需求越來(lái)越大。近年來(lái)，為適應(yīng)集成電路內(nèi)既有小信號(hào)處理電路又有功率驅(qū)動(dòng)器件的要求，出現(xiàn)了各種功率集成電路，將高、低壓器件集成在同一襯底芯片上，使得“信息”和“功率”合為一體。為了實(shí)現(xiàn)在同一芯片上集成高壓功率器件和低壓控制電路，人們?cè)诟摺⒌蛪浩骷?br>作了深入的研究并取得了長(zhǎng)足進(jìn)步。現(xiàn)有技術(shù)的主要工藝有兩種一種是BCD 工藝，即可集成 Bipolar、CMOS、DMOS (double-diffusion metal-oxi de-semi conductor)的工藝技術(shù)。另一種是CMOS工藝，即在原有的CMOS工藝下集成高壓功率器件，目前前者相對(duì)于后者更為普遍。隨著高、低壓器件集成工藝技術(shù)的發(fā)展，器件隔離和降低器件之間的串?dāng)_成為功率集成電路中的主要問(wèn)題。就目前技術(shù)而言，主要的隔離方式有三種結(jié)隔離、自隔離和介質(zhì)隔離，介質(zhì)隔離可以很好的抑制襯底效應(yīng)和泄漏電流，但是工藝過(guò)于復(fù)雜、成本高。然而結(jié)隔離可實(shí)現(xiàn)性能和成本的折中，是目前使用最為普遍的隔離技術(shù)。在高、低壓器件集成工藝技術(shù)中，低壓器件主要是CMOS器件和Bipolar器件，減少掩膜版次和工藝步驟，降低難度以及降低成本是設(shè)計(jì)的重點(diǎn)。高壓功率器件主要用作開關(guān)，它占據(jù)了芯片的大部分面積，因此高壓功率器件是整個(gè)芯片設(shè)計(jì)的關(guān)鍵。DM0SFET (雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)由于其高速開關(guān)特性、大電流驅(qū)動(dòng)能力、低導(dǎo)通電阻和高擊穿電壓，在高壓功率器件中被廣泛應(yīng)用。DM0SFET主要有兩種類型，一種就是VDM0SFET，另一種為L(zhǎng)DM0SFET (橫向雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)。VDM0SFET具有高電流密度、低導(dǎo)通電阻和高擊穿電壓，但是采用CZ (直拉法)硅作為襯底制作的VDM0SFET，由于CZ硅摻雜濃度較高，需要外延，用外延層作為漂移區(qū)，一般耐壓值只有60-100V。器件耐壓與漂移區(qū)厚度成正比，需要的耐壓越高，漂移區(qū)就越厚，從而需要更厚的外延層，不但工藝復(fù)雜，成本也相應(yīng)增加。就目前的工藝技術(shù)，這種VDM0SFET器件耐壓通常低于200V。LDM0SFET由于能夠滿足更高耐壓的需求，更容易與CMOS工藝兼容而被廣泛采用，但是更高的耐壓，需要更長(zhǎng)的漂移區(qū)，導(dǎo)致占用芯片面積大，成本高，而且導(dǎo)通電阻較大。VDM0SFET器件無(wú)論是作為分離器件或集成電路中的大功率器件，包括P溝道器件和N溝道器件，這兩種器件襯底材料類型有所不同，制造工藝相同或相應(yīng)。由于在當(dāng)前半導(dǎo)體技術(shù)條件下，襯底中電子的漂移率遠(yuǎn)大于空穴的漂移率，絕大多數(shù)VDMOSFET器件采用N型襯底材料制作，下面的描述也以N型襯底為例進(jìn)行說(shuō)明，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)明白，本專利技術(shù)并不局限于N型襯底材料，其技術(shù)原理同樣適用于P型襯底材料。圖I示出了現(xiàn)有技術(shù)的VDMOSFET結(jié)構(gòu)示意圖。在N型襯底802正面的器件功能區(qū)包括Pbody(P型體硅)702、N型外延層801，以及接觸區(qū)502、終端截止環(huán)601等。在這些功能區(qū)下面有外延層801作為器件的漂移區(qū)，襯底背面通過(guò)N型高摻雜注入形成注入?yún)^(qū)603。圖I中，S為源極、D為漏極、G為柵極，其他圖標(biāo)分別為場(chǎng)氧101、鈍化層102、柵氧201、多晶柵301、金屬電極401。圖I所示器件，采用CZ硅襯底制作，外延層801為器件漂移區(qū)，器件耐壓與其厚度成正比，要提高耐壓勢(shì)必增加漂移區(qū)801厚度，將導(dǎo)致成本增加，通常器件耐壓值只有60-1OOV。圖2為包括VDMOSFET的集成高、低壓器件的集成電路結(jié)構(gòu)剖面圖，除了上面描述的VDMOSFET，還包括CMOS低壓器件，即LV-NM0SFET和LV-PM0SFET。圖2中，襯底正面功能 區(qū)還包括N+隱埋層602、P外延層703，P阱701。這種高、低壓器件集成工藝技術(shù)同樣采用CZ硅制作高壓器件，由于CZ法制作的硅片摻雜濃度高，需要外延。圖中N型外延層801作為漂移區(qū)起耐壓作用。圖3為另一種傳統(tǒng)的集成高、低壓器件的集成電路結(jié)構(gòu)剖面圖。這種高、低壓器件集成工藝技術(shù)同樣采用N型外延層801作為漂移區(qū)起耐壓作用，因此同樣存在高壓功率管耐壓較低的問(wèn)題。而且這種高、低壓器件集成工藝技術(shù)的high-side部分即HV-NM0SFET、HV-PM0SFET可以正常工作，但是low-side部分中LV-PM0SFET在VDMOSFET的漏極加高電壓時(shí)可能存在LV-PM0SFET的源、漏穿通或LV-PM0SFET的源、漏與N型外延層801構(gòu)成的PN結(jié)擊穿，因此在高壓狀態(tài)下存在隱患，可能影響器件正常工作。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)所要解決的技術(shù)問(wèn)題，就是針對(duì)現(xiàn)有技術(shù)VDMOSFET器件工藝，用外延層作高壓器件漂移區(qū)存在的問(wèn)題，以及LDM0SFET占用芯片面積大、成本高、導(dǎo)通電阻大的缺點(diǎn)，提供一種VDMOSFET器件制造方法，既可用于制造VDMOSFET分離器件，更適用于BCD和COM集成電路工藝中制作高壓器件。本專利技術(shù)解決所述技術(shù)問(wèn)題，采用的技術(shù)方案是，，包括步驟a、在襯底正面形成器件的功能區(qū)并制作正面電極；b、在所述襯底背面形成注入?yún)^(qū)并制作背面電極；C、利用功能區(qū)和注入?yún)^(qū)之間的襯底材料作為器件的漂移區(qū)。本專利技術(shù)的半導(dǎo)體器件制造方法，在傳統(tǒng)的半導(dǎo)體工藝中，采用合適摻雜濃度的襯底制作VDM0SFET，直接以襯底材料作為器件的漂移區(qū)，不需要制作很厚的外延層，降低了工藝的復(fù)雜性，而且大大提高了器件的耐壓。優(yōu)選的，所述襯底材料采用FZ硅。FZ硅，即采用區(qū)熔法生產(chǎn)的硅，其雜質(zhì)濃度滿足制作VDMOSFET器件的要求，生產(chǎn)過(guò)程中不需要制作很厚的外延層作為漂移區(qū)，直接以襯底材料作為器件漂移區(qū)承受高壓，工藝簡(jiǎn)單、耐壓高。進(jìn)一步的，所述襯底為N型或P型材料，所述步驟b中，在N型襯底背面形成N+型注入?yún)^(qū)或在P型襯底背面形成P+型注入?yún)^(qū)。采用不同類型的襯底材料，可以制作不同導(dǎo)電類型的VDMOSFET器件。進(jìn)一步的，在形成注入?yún)^(qū)之前對(duì)襯底背面進(jìn)行減薄處理，調(diào)整襯底厚度。采用打磨、噴砂等工藝對(duì)襯底進(jìn)行減薄處理，可以降低襯底厚度減小器件體積。進(jìn)一步的，根據(jù)器件耐壓要求調(diào)整襯底厚度。本專利技術(shù)的技術(shù)方案，直接以襯底材料作為器件漂移區(qū)，由于襯底比較厚，耐壓通常可以達(dá)到1200V以上，本專利技術(shù)可以通過(guò)減薄襯底調(diào)整器件耐壓，通過(guò)減薄襯底可以得到 600-1200V的器件耐壓，而且器件導(dǎo)通電阻仍然比LDM0SFET器件的導(dǎo)通電阻小。進(jìn)一步的，在器件功能區(qū)和漂移區(qū)之間形成非連續(xù)的隱埋層，所述隱埋層材料導(dǎo)電類型與襯底材料導(dǎo)電類型相反。隱埋層由于提高了垂直寄生三極管的基區(qū)摻雜濃度，增加基區(qū)寬度，而且引入減速場(chǎng)，可以有效本文檔來(lái)自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
垂直雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管器件制造方法，包括步驟：a、在襯底正面形成器件的功能區(qū)并制作正面電極；b、在所述襯底背面形成注入?yún)^(qū)并制作背面電極；c、利用功能區(qū)和注入?yún)^(qū)之間的襯底材料作為器件的漂移區(qū)。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：方健，賈姚瑤，李源，袁同偉，黃帥，張波，
申請(qǐng)(專利權(quán))人：電子科技大學(xué)，
類型：發(fā)明
國(guó)別省市：
還沒(méi)有人留言評(píng)論。發(fā)表了對(duì)其他瀏覽者有用的留言會(huì)獲得科技券。