本發(fā)明專利技術(shù)提供一種用于制造半導(dǎo)體器件的方法，所述方法包括下述步驟：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)，并且在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分形成有凹槽；在柵極結(jié)構(gòu)兩側(cè)形成犧牲側(cè)墻；在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分進(jìn)行刻蝕加深凹槽；在凹槽的底部和側(cè)壁上形成埋氧化層，然后去除犧牲側(cè)墻；淀積多晶硅并進(jìn)行平坦化后，回蝕刻多晶硅至淺槽隔離結(jié)構(gòu)上的多晶硅具有一厚度為止；去除淺槽隔離結(jié)構(gòu)上的多晶硅；形成源漏區(qū)。根據(jù)本發(fā)明專利技術(shù)的MOS器件結(jié)構(gòu)的制造方法，可以增大MOS器件制造的工藝窗口，提高M(jìn)OS器件性能。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及半導(dǎo)體制造工藝，特別是涉及一種局域化絕緣體上硅的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Localized-SOI M0S)的制造方法。
技術(shù)介紹
在半導(dǎo)體器件微型化、高密度化、高速化、高可靠化和系統(tǒng)集成化等需求的推動(dòng)下，半導(dǎo)體器件的最小特征關(guān)鍵尺寸也從最初的I毫米發(fā)展到現(xiàn)在的90納米或65納米，并且在未來的幾年內(nèi)會(huì)進(jìn)入45納米及其以下節(jié)點(diǎn)的時(shí)代。隨著尺寸縮小，半導(dǎo)體制造方法也 往往需要改進(jìn)。在現(xiàn)有的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOS)的制造工藝中，常采用絕緣體上娃(Silicon-on-insulator, SOI)技術(shù)來制備MOS器件結(jié)構(gòu),其相對于體娃器件具有更高的性能。圖I為現(xiàn)有技術(shù)中制備SOI場效應(yīng)晶體管的方法示意圖。如圖IA所示，首先提供半導(dǎo)體襯底101，采用常規(guī)工藝方法實(shí)現(xiàn)淺槽隔離(STI)，形成STI隔離氧化層102，并在所述半導(dǎo)體襯底101上依次形成柵氧層103、多晶硅柵104、硬掩膜層105、氧化硅側(cè)墻106和輕摻雜區(qū)107，所述氧化硅側(cè)墻106的厚度為LI，然后，如圖IB所示，以氧化硅側(cè)墻106為保護(hù)層干法刻蝕源漏區(qū)的硅至一定深度hl，接著淀積并刻蝕形成氮化硅側(cè)墻108，所述氮化硅側(cè)墻108的厚度為L2 ;如圖IC所示，進(jìn)一步刻蝕源漏區(qū)的硅材料至第二個(gè)深度h2，形成更深的硅槽，然后熱氧化暴露的硅得到厚度為L3的埋氧化層109 ;最后，如圖ID所示，采用濕法刻蝕去掉氮化硅側(cè)墻108，淀積源漏材料(如多晶硅)，以柵區(qū)頂端的硬掩膜層105為停止層，化學(xué)機(jī)械拋光(CMP)多晶硅，然后過刻多晶硅，形成源漏區(qū)110。然而，當(dāng)采用上述工藝制備場效應(yīng)晶體管時(shí)，埋氧化層的厚度L3需要為氮化硅側(cè)墻的厚度L2的1-3倍，因此需要更大量的熱預(yù)算，影響MOS器件的柵介質(zhì)完整性(GOI);同時(shí)上述氧化過程會(huì)帶來切斷源/漏延伸區(qū)之間通道的風(fēng)險(xiǎn)。此外，采用該工藝難以控制多晶硅回刻的量，過量蝕刻可能會(huì)導(dǎo)致切斷源/漏延伸區(qū)之間的通道，蝕刻過少可能會(huì)導(dǎo)致STI上多晶硅的殘留，導(dǎo)致絕緣性能下降，從而影響器件的性能。因此，需要一種MOS器件結(jié)構(gòu)的制造方法，以解決現(xiàn)有技術(shù)中存在的問題。
技術(shù)實(shí)現(xiàn)思路
在
技術(shù)實(shí)現(xiàn)思路
部分中引入了一系列簡化形式的概念，這將在具體實(shí)施方式部分中進(jìn)一步詳細(xì)說明。本專利技術(shù)的
技術(shù)實(shí)現(xiàn)思路
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。針對現(xiàn)有技術(shù)的不足，本專利技術(shù)提供了用于制造半導(dǎo)體器件的方法，所述方法包括下述步驟 提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)，并且在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分形成有凹槽；在柵極結(jié)構(gòu)兩側(cè)形成犧牲側(cè)墻；在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分進(jìn)行刻蝕加深凹槽；在凹槽的底部和側(cè)壁上形成埋氧化層，然后去除犧牲側(cè)墻；淀積多晶硅并進(jìn)行平坦化后，回蝕刻多晶硅至淺槽隔離結(jié)構(gòu)上的多晶硅具有一厚度為止；去除淺槽隔離結(jié)構(gòu)上的多晶硅；形成源漏區(qū)。優(yōu)選地，所述犧牲側(cè)墻的厚度為20_60nm。優(yōu)選地，所述刻蝕加深凹槽的步驟包括各向異性刻蝕和各向同性刻蝕。優(yōu)選地，所述各向異性刻蝕采用干法刻蝕。優(yōu)選地，采用所述各向異性刻蝕方法刻蝕凹槽的深度為50_200nm。優(yōu)選地，所述各向同性刻蝕采用干法刻蝕或濕法刻蝕。優(yōu)選地，采用濕法氧化形成所述埋氧化層。優(yōu)選地，所述濕法氧化的溫度為700_750°C。 優(yōu)選地，所述埋氧化層的厚度在20nm以下。優(yōu)選地，采用濕法刻蝕去除所述犧牲側(cè)墻。優(yōu)選地，采用各向異性的干法刻蝕來回蝕刻多晶硅。優(yōu)選地，所述厚度為10_20nm。優(yōu)選地，形成所述犧牲側(cè)墻的材料為抗氧化材料。優(yōu)選地，所述抗氧化材料為氮化硅。優(yōu)選地，在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分形成凹槽之前還包括在所述柵極結(jié)構(gòu)的側(cè)壁上形成偏移側(cè)墻以及在所述偏移側(cè)墻之下形成輕摻雜源/漏區(qū)的步驟。根據(jù)本專利技術(shù)的MOS器件結(jié)構(gòu)的制造方法，可以增大MOS器件制造的工藝窗口，降低埋氧化層的熱預(yù)算，并能有效改善漏極感應(yīng)勢壘降低(DIBL)效應(yīng)，在提高M(jìn)OS器件結(jié)構(gòu)性能的同時(shí)簡化了制造工藝，降低了制造成本。此外，該方法還能夠與常規(guī)的CMOS制造工藝相兼容。附圖說明本專利技術(shù)的下列附圖在此作為本專利技術(shù)的一部分用于理解本專利技術(shù)。附圖中示出了本專利技術(shù)的實(shí)施例及其描述，用來解釋本專利技術(shù)的原理。在附圖中 圖1A-1D是現(xiàn)有技術(shù)中制備SOI場效應(yīng)晶體管的方法示意 圖2A-2F是本專利技術(shù)提出的MOS器件結(jié)構(gòu)的制造方法的各步驟的示意性剖面 圖3是根據(jù)本專利技術(shù)實(shí)施例制造MOS器件結(jié)構(gòu)的方法流程圖。具體實(shí)施例方式在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本專利技術(shù)更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本專利技術(shù)可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本專利技術(shù)發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。為了徹底理解本專利技術(shù)，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本專利技術(shù)是如何制作MOS器件結(jié)構(gòu)的。顯然，本專利技術(shù)的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本專利技術(shù)的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本專利技術(shù)還可以具有其他實(shí)施方式。應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。下面，參照2A-2F來描述本專利技術(shù)提出的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法的詳細(xì)步驟。參照2A-2F，其中示出了本專利技術(shù)提出的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法的各步驟的示意性剖面圖。首先，如圖2A所示，提供半導(dǎo)體襯底201，在所述半導(dǎo)體襯底201上形成有柵極結(jié)構(gòu)210，并且在所述半導(dǎo)體襯底201中將要形成源/漏區(qū)的部分形成有凹槽211。此外，在半導(dǎo)體襯底201中還形成有淺溝道隔離槽202，所述淺溝道隔離槽202中填充有絕緣材料，以形成用于定義有源區(qū)的淺槽隔離(STI)。通常情況下，所填充的絕緣材料為氧化物(以下被稱為STI氧化物)，例如，氧化硅。作為示例，半導(dǎo)體襯底201的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的 單晶硅、絕緣體上硅(SOI)或鍺硅(SiGe)等。作為示例，在本實(shí)施例中，半導(dǎo)體襯底101選用單晶硅材料構(gòu)成。作為一個(gè)示例，柵極結(jié)構(gòu)210可包括依次層疊的柵極介電層203、柵極材料層204和柵極硬掩蔽層205，如圖2A所示。柵極介電層203可包括氧化物，如，二氧化硅(SiO2)層。柵極材料層204可包括多晶硅層、金屬層、導(dǎo)電性金屬氮化物層、導(dǎo)電性金屬氧化物層和金屬硅化物層中的一種或多種。其中，金屬層的構(gòu)成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導(dǎo)電性金屬氮化物層可包括氮化鈦(TiN)層；導(dǎo)電性金屬氧化物層可包括氮化銥(IrO2)層；金屬硅化物層可包括硅化鈦(TiSi)層。柵極硬掩蔽層205可包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種。其中，氧化物層可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS )、未摻雜硅玻璃(USG )、旋涂玻璃(SOG)、高密度等離子體(HDP )或旋涂電介質(zhì)(S0D)。氮化物層可包括氮化硅(Si3N4)層。氮氧化物層可包括氮本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種用于制造半導(dǎo)體器件的方法，所述方法包括下述步驟：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)，并且在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分形成有凹槽；在柵極結(jié)構(gòu)兩側(cè)形成犧牲側(cè)墻；在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分進(jìn)行刻蝕加深凹槽；在凹槽的底部和側(cè)壁上形成埋氧化層，然后去除犧牲側(cè)墻；淀積多晶硅并進(jìn)行平坦化后，回蝕刻多晶硅至淺槽隔離結(jié)構(gòu)上的多晶硅具有一厚度為止；去除淺槽隔離結(jié)構(gòu)上的多晶硅；形成源漏區(qū)。
【技術(shù)特征摘要】
1.一種用于制造半導(dǎo)體器件的方法，所述方法包括下述步驟 提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有柵極結(jié)構(gòu)，并且在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分形成有凹槽； 在柵極結(jié)構(gòu)兩側(cè)形成犧牲側(cè)墻； 在所述半導(dǎo)體襯底中將要形成源/漏區(qū)的部分進(jìn)行刻蝕加深凹槽； 在凹槽的底部和側(cè)壁上形成埋氧化層，然后去除犧牲側(cè)墻； 淀積多晶硅并進(jìn)行平坦化后，回蝕刻多晶硅至淺槽隔離結(jié)構(gòu)上的多晶硅具有一厚度為止; 去除淺槽隔離結(jié)構(gòu)上的多晶硅； 形成源漏區(qū)。2.根據(jù)權(quán)利要求I所述的方法，其特征在于，所述犧牲側(cè)墻的厚度為20-60nm。3.根據(jù)權(quán)利要求I所述的方法，其特征在于，所述刻蝕加深凹槽的步驟包括各向異性亥IJ蝕和各向同性刻蝕。4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述各向異性刻蝕采用干法刻蝕。5.根據(jù)權(quán)利要求3或4所述的方法，其特征在于，采用所述各向異性刻蝕方法刻蝕凹槽的深度為50-200nm。6.根據(jù)權(quán)利要求3所述的方法，其特征...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：卜偉海，
申請(專利權(quán))人：中芯國際集成電路制造上海有限公司，
類型：發(fā)明
國別省市：
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