半導體器件及其制造方法技術

一種半導體器件的制造方法，包括在第一半導體材料的半導體襯底上依次形成遂穿介質層、存儲介質層、柵介質層和柵極層。對遂穿介質層、存儲介質層、柵介質層和柵極層進行圖案化以形成柵極疊置體。在柵極疊置體兩側的半導體襯底中形成凹槽。在凹槽中填充不同于第一半導體材料的第二半導體材料，同時整個器件覆蓋介質層。通過第二半導體材料與覆蓋介質層產生的應力是溝道中表面能級變化，提高隧穿電流，改善器件存儲效果。

【技術實現步驟摘要】
本專利技術涉及一種半導體器件及其制造方法，更具體地，涉及一種存儲器件及其制造方法。
技術介紹
存儲器件用于電子元件的內部或外部存儲，所述電子元件包括，但不限于計算機、數碼照相機、手機、MP3播放器、個人數字助理、視頻游戲控制臺和其他器件。存在不同類型的存儲器件，包括易失性存儲器和非易失性存儲器。易失性存儲器件需要穩定的電流以保持其內容，諸如，例如隨機存取存儲器(RAM)。非易失性存儲器件即使在終止對電子元件的供電時，仍保持或存儲信息。例如，只讀存儲器(ROM)可保持用于操作電子器件的指令。電可擦除可編程只讀存儲器(EEPROM)是一種非易失性只讀存儲器，可通過將其暴露 于電荷下可擦除。EEPROM通常包括許多存儲單元，每個存儲單元具有電絕緣浮柵以存儲通過編程或擦除操作傳輸到浮柵或從其移除的電荷。一種EEPROM存儲單元，諸如閃存(Flash)單元，具有能保持電荷的浮柵場效應晶體管。閃存單元既提供易失性存儲器諸如RAM的速度又提供非易失性ROM的數據保持質量。有優勢地，存儲單元陣列還可利用單個電流脈沖進行電擦除或再編程而不是一次電擦除或再編程一個單元。典型的存儲陣列包括成組為可擦除塊的大量存儲單元。每個存儲單元可為通過對浮柵充電的電編程基礎并且存儲的電荷可通過擦除操作從浮柵移除。因此，存儲單元中的數據通過浮柵中有無電荷來確定。正在開發具有更高存儲密度的閃存單元以增加數據存儲容量并減少制作成本。存儲單元的存儲密度和數據存儲容量可通過減少該單元的最小特征尺寸來增加。然而從例如亞40nm NAND Flash開始，隨著器件特征尺寸的不斷縮小，相鄰存儲單元的耦合效應日趨嚴重，因此需要不斷提高器件的P/E (編程/擦除)電壓提高效率，但由此降低了器件的可靠性與讀出信號分布，造成惡性循環。因此，期望增加存儲單元的存儲密度和存儲容量同時，降低P/E電壓，提高編程效率。
技術實現思路
本專利技術的目的是解決上述技術問題中的一個或多個。根據本專利技術的一個方面提供一種半導體器件的制造方法，包括 在第一半導體材料的半導體襯底上依次形成遂穿介質層、存儲介質層、柵介質層和柵極層； 對遂穿介質層、存儲介質層、柵介質層和柵極層進行圖案化以形成柵極疊置體； 在柵極疊置體兩側的半導體襯底中形成凹槽； 在凹槽中填充不同于第一半導體材料的第二半導體材料， 其中第二半導體材料提供第一應力源，應力源依據凹槽形狀與第二半導體材料的類型的不同而對溝道形成壓應力與張應力進一步，在半導體襯底上形成應力介質層，應力介質層至少覆蓋所述第二半導體材料和所述柵極疊置體，并提供第二應力源。其中，在半導體襯底中形成有半導體器件溝道區，柵極疊置體位于溝道區上方，所述應力介質層和凹槽中的第二半導體材料在溝道區產生單軸局域應變。其中單軸局域應變改變溝道區表面能級，從而提高遂穿電流。其中，圖案化的存儲介質層形成浮柵。其中，圖案化的存儲介質層形成電荷陷阱層。其中第二半導體材料是SiGe或Si:C。其中第一半導體材料為Si、SOI、應變Si、SSOI, SiGe, Ge、III-V、金屬氧化物半導體或多晶硅。 其中遂穿介質層的材料包括SiO2、高k材料和/或復合層，柵介質層的材料包括Si02、高k材料和/或復合層，其中高k材料包括Hf02、SiN和/或Al2O315其中存儲介質層的材料包括多晶硅或金屬材料，金屬材料包括Al、Ta、Ti和/或TiN。其中存儲介質層的材料包括氮化硅、納米晶硅、金屬或量子點。根據本專利技術的半導體器件可以是CMOS器件。根據本專利技術在凹槽中填充不同于第一半導體材料的第二半導體材料，同時整個器件覆蓋介質層。通過第二半導體材料與覆蓋介質層產生的應力是溝道中表面能級變化，提高隧穿電流，改善器件存儲效果。根據本專利技術的一個方面提供了高壓應變NMOS溝道上的非發揮存儲器件，利用單軸局域應變工藝技術改變溝道表層載流子能級分布，提高編程效率，減低P/E電壓。根據本專利技術利用單軸局域工藝應變提高溝道表面能級減低遂穿勢壘，由此提高編程電流與效率；不改變基礎存儲結構，同時有利于存儲電荷的保持；工藝簡單無特殊附加步驟與技術。附圖說明 附圖中相同的附圖標記表示相同或相似的部分。其中， 圖I是根據本專利技術一個實施例的半導體器件的制造階段的剖面 圖2是根據本專利技術一個實施例的半導體器件的制造階段的剖面 圖3是根據本專利技術一個實施例的半導體器件的制造階段的剖面 圖4是根據本專利技術一個實施例的半導體器件的制造階段的剖面 圖5是根據本專利技術一個實施例的半導體器件的制造階段的剖面 圖6是根據本專利技術一個實施例的半導體器件的制造階段的剖面 圖7是根據本專利技術一個實施例制造完成的半導體器件的的剖面圖。具體實施例方式下面，參考附圖描述本專利技術的實施例的一個或多個方面，其中在整個附圖中一般用相同的參考標記來指代相同的元件。在下面的描述中，為了解釋的目的，闡述了許多特定的細節以提供對本專利技術實施例的一個或多個方面的徹底理解。然而，對本領域技術人員來說可以說顯而易見的是，可以利用較少程度的這些特定細節來實行本專利技術實施例的一個或多個方面。另外，雖然就一些實施方式中的僅一個實施方式來公開實施例的特定特征或方面，但是這樣的特征或方面可以結合對于任何給定或特定應用來說可能是期望的且有利的其它實施方式的一個或多個其它特征或方面。根據本專利技術實施例的示例性的半導體器件的制造方法，參考圖1，首先提供半導體襯底I。半導體襯底I的材料可以包括但不限于Si，SOI,應變Si，SSOI, SiGe, Ge,111-V,金屬氧化物半導體，多晶 硅等。盡管下文以單晶硅來描述本專利技術，然而在這里也明確地考慮了使用其它半導體材料的實施例。在半導體襯底I的上表面形成遂穿介質層120，遂穿介質層120的材料可以是SiO2或HfO2, SiNx, A1203等高k材料或者復合層。然后，在遂穿介質層120上形成存儲介質層130。對于浮柵結構，存儲介質層130的材料可以是多晶硅或Al，Ta, Ti, TiN等金屬材料；對于電荷陷阱閃存(CTF)結構，存儲介質層130的材料可為氮化硅或納米晶硅、金屬或量子點等電荷陷阱材料。然后，在存儲介質層130上形成柵介質層140，柵介質層140的材料可以是SiO2或HfO2, SiNx, Al2O3等高k材料或者復合層。然后，在柵介質層140上形成柵極層150，柵極層的材料可以為多晶硅或金屬。接下來,對遂穿介質層120、存儲介質層130、柵介質層140和柵極層150進行圖案化以形成柵極疊置體。圖案化的存儲介質層形成存儲單元的浮柵或電荷陷阱層，圖案化的柵極層150形成存儲單元的控制柵。柵極疊置體還可以包括柵極硬掩模層(圖中未示出)，其在處理期間可以提供某些優點或用處，例如保護下面的各層不受隨后的離子注入工藝的影響。在本專利技術的實施方式中，可以利用常規用作硬掩模的材料，例如常規電介質材料來形成該硬掩模層。在形成柵極疊置體之后，執行離子注入工藝以對與柵極疊置體相鄰的襯底部分迸行高摻雜，使用的摻雜劑的導電類型與襯底的導電類型相反。根據本專利技術的可選的示例，可以基于增加襯底材料的蝕刻速率的能力來選擇在離子注入工藝中使用的摻雜劑，在所述襯底材料中注入所述摻雜劑。為離子注入工藝選擇的特定摻雜劑可以根據襯底材料和在隨后的蝕刻工本文檔來自技高網...

【技術保護點】
一種半導體器件的制造方法，包括：在第一半導體材料的半導體襯底上依次形成遂穿介質層、存儲介質層、柵介質層和柵極層；對遂穿介質層、存儲介質層、柵介質層和柵極層進行圖案化以形成柵極疊置體；在柵極疊置體兩側的半導體襯底中形成凹槽；在凹槽中填充不同于第一半導體材料的第二半導體材料，其中第二半導體材料提供第一應力源，應力源依據凹槽形狀與第二半導體材料的類型的不同而對半導體器件溝道區形成壓應力與張應力。

【技術特征摘要】
1.一種半導體器件的制造方法，包括 在第一半導體材料的半導體襯底上依次形成遂穿介質層、存儲介質層、柵介質層和柵極層； 對遂穿介質層、存儲介質層、柵介質層和柵極層進行圖案化以形成柵極疊置體； 在柵極疊置體兩側的半導體襯底中形成凹槽； 在凹槽中填充不同于第一半導體材料的第二半導體材料， 其中第二半導體材料提供第一應力源，應力源依據凹槽形狀與第二半導體材料的類型的不同而對半導體器件溝道區形成壓應力與張應力。2.如權利要求I所述的方法，還包括 在半導體襯底上形成應力介質層，應力介質層至少覆蓋所述第二半導體材料和所述柵極疊置體，并提供第二應力源。3.如權利要求2所述的方法，其中，柵極疊置體位于溝道區上方，所述應力介質層和凹槽中的第二半導體材料在溝道區產生單軸局域應變。4.如權利要求3所述的方法，其中單軸局域應變改變溝道區表面能級，從而提高遂穿電流。5.如權利要求2所述的方法，其中，圖案化的存儲介質層形成浮柵。6.如權利要求2所述的方法，其中，圖案化的存儲介質層形成電荷陷阱層。7.如權利要求2所述的方法，其中第二半導體材料是SiGe或Si:C。8.如權利要求I所述的方法，其中當所形成的半導體器件是PMOS器件時，第二半導體材料的垂直橫截面的形狀是倒置的梯形，當所形成的半導體器件是NMOS器件時，第二半導體材料的垂直橫截面的形狀是菱形。9.如權利要求2所述的方法，其中遂穿介質層的材料包括SiO2、高k材料和/或復合層，柵介質層的材料包括Si02、高k材料和/或復合層。10.如權利要求5所述的方法，其中存儲介質層的材料包括多晶硅或金屬材料。11.如權利要求6所述的方法，其中存儲介質層的材料包括氮化硅、納米晶硅、金屬或量子點。12.—種半導體器件，包...

【專利技術屬性】
技術研發人員：殷華湘，徐秋霞，陳大鵬，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：